一种准循环低密度奇偶校验码编码方法和装置

摘要

本发明公开了一种准循环低密度奇偶校验码编码方法和装置，所述方法包括：比特预处理步骤，该步骤将输入编码器的信息比特序列一路作为码字的信息比特输出，另一路计算得到编码所需中间序列后存入编码器RAM阵列中；校验序列v(0)计算步骤，该步骤用于对在所述RAM阵列中相应RAM中读取的存储值进行模2和运算，得到v(0)后一路写入所述RAM阵列，另一路作为校验比特输出；剩余校验序列计算步骤，该步骤用于基于剩余校验序列递推公式，读取所述RAM阵列中存储的中间序列和v(0)，通过流水线方式并行计算出剩余的校验序列后输出。本发明所述方法可以对传输的信息比特进行实时编码，不需要先存储一部分后再进行计算，编码速度快。

主权项

一种准循环低密度奇偶校验码QC‑LDPC编码方法，其特征在于，包括：比特预处理步骤，该步骤用于在信息比特序列输入编码器时，将所述信息比特序列一路作为码字的信息比特输出，另一路则基于处理各信息比特值所需的编码器RAM阵列中各RAM的读写地址，将每个输入的信息比特值与在所述RAM阵列中读取的存储值进行模2和运算，得到中间序列后按原读写地址存入所述RAM阵列中；校验序列v(0)计算步骤，该步骤用于基于计算v(0)所需的RAM阵列中RAM的读写地址，在所述RAM阵列中读取存储的中间序列，并利用模2和运算计算得到v(0)后，将得到的v(0)一路写入所述RAM阵列，另一路作为校验比特输出；剩余校验序列计算步骤，该步骤用于基于剩余校验序列递推公式，读取所述RAM阵列中存储的中间序列和v(0)，通过流水线方式并行计算出剩余的校验序列后输出；其中，所述编码器RAM阵列中包含m_b+1个大小为z比特的RAM单元RAM(0)，RAM(1)，…，RAM(m_b)；所述m_b为QC‑LDPC码基础矩阵H_b的行数。