一种减少高速差分对之间串扰影响的设计方法

摘要

本发明公开了一种减少高速差分对之间串扰影响的设计方法，通过改变差分对中间DC耦合电容的摆放位置，使差分对走线在DC耦合电容前后走线极性反转，从而使远端串扰正负幅度噪声相互叠层，削弱差分总噪声能。通过理论分析及仿真验证，本发明一种可有效改进高密度布线PCB板上高速信号串扰质量的设计方法，此方法的应用可以促使产品开发成本的降低，产品质量的稳定，从而提高产品在市场上的竞争力。

主权项

一种减少高速差分对之间串扰影响的设计方法，其特征在于：通过改变差分对中间DC耦合电容的摆放位置，使差分对走线在DC耦合电容前后走线极性反转，从而使远端串扰正负幅度噪声相互叠层，削弱差分总噪声能。