整合晶片与后段制程之应力补偿层之制造方法;INTEGRATED CHIP AND METHOD OF FORMING BACK-END-OF-THE-LINE STRESS COMPENSATION LAYER

摘要

本揭露是有关于具有一或更多后段制程(BEOL)应力补偿层之整合晶片及相关之形成方法，应力补偿层降低下方之一或更多半导体元件上的应力。在一些实施例中，整合晶片具有包含一或更多半导体元件之半导体基板。受应力元件位于在此或此些半导体元件上之位置处的后段制程堆叠中。施应力层位于受应力元件上且于受应力元件上产生应力。位于受应力元件上之应力补偿层提供对抗应力，以降低施应力层于受应力元件上所产生之应力。藉由降低受应力元件上之应力，可降低半导体基板上之应力，而改善此或此些半导体元件的性能均匀性。