基于FPGA的可配置的时钟频率合成装置

摘要

基于FPGA的可配置的时钟频率合成装置，属于收发器的发送时钟设计技术领域。它解决了使用普通晶振作为收发器的发送时钟源，会由于发送时钟信号抖动过大导致收发器不能正常产生恢复时钟信号，因而不能正确输出接收数据的问题。它的时钟发生单元的时钟信号输出端连接频率合成单元的时钟信号输入端，频率合成单元的控制信号输入端连接频率合成控制逻辑单元的控制信号输出端，频率合成单元的两对设定频率的差分时钟信号输出端与收发器的两对发送时钟信号输入端一一对应连接，频率合成控制逻辑单元内部的配置寄存器通过FPGA内部的其他逻辑单元或由上位机通过PCI接口进行21位数据配置，实现时钟频率合成。本发明适用于时钟频率的合成。

主权项

一种基于FPGA的可配置的时钟频率合成装置，它包括时钟发生单元(1)、频率合成单元(2)、频率合成控制逻辑单元(3)和收发器(4)，时钟发生单元(1)的时钟信号输出端连接频率合成单元(2)的时钟信号输入端，频率合成单元(2)的控制信号输入端连接频率合成控制逻辑单元(3)的控制信号输出端，频率合成单元(2)的两对设定频率的差分时钟信号输出端与收发器(4)的两对发送时钟信号输入端一一对应连接，所述频率合成单元(2)和收发器(4)均为FPGA内部的功能单元，频率合成控制逻辑单元(3)内部提供21位的配置寄存器(3‑1)，该配置寄存器(3‑1)通过FPGA内部的其他逻辑单元(5)或由上位机通过PCI接口进行21位数据配置，实现时钟频率合成；所述21位数据在解析后以测试寄存器T、N分频寄存器和M分频寄存器的形式输出；所述时钟发生单元(1)采用25MHz无源晶振和10MHz有源晶振实现，所述25MHz无源晶振和10MHz有源晶振作为频率合成单元(2)的时钟源，分别连接到频率合成单元(2)的晶振输入和测试时钟输入；频率合成单元(2)使用美国IDT公司的ICS8430I‑61实现；FPGA使用Altera公司的EP2SGX90E系列实现；其特征在于：所述频率合成控制逻辑单元(3)的逻辑控制采用Verilog语言实现，频率合成控制逻辑单元(3)包括配置寄存器(3‑1)、解析容错处理机(3‑2)、串行装载状态机(3‑3)、并行装载状态机(3‑4)和未工作状态机(3‑5)；解析容错处理机(3‑2)用于对配置寄存器(3‑1)接收的21位配置数据进行解析，将解析后得到的14位配置数据分别赋值给相应的测试寄存器T、N分频寄存器和M分频寄存器，并判断所有配置数据是否存在错误，对存在错误的数据根据其所属发送寄存器及数据错误类型输出预设默认值，然后输出频率合成单元时钟源选择信号xtal_sel和pll选择信号vco_sel；同时根据21位配置数据确定频率合成单元(2)的工作模式，再根据已确定的工作模式，对串行装载标志信号serial_load_flag和并行装载标志信号para_load_flag正确赋值，供频率合成控制逻辑单元(3)使用，当频率合成单元(2)的复位输入信号s_mr无效，且串行装载标志信号serial_load_flag为1时，进入串行装载状态机(3‑3)，使测试寄存器T、N分频寄存器和M分频寄存器对应的14位数据以串行的方式输出，完成对频率合成单元(2)的配置；当频率合成单元(2)的复位输入信号s_mr无效，且并行装载标志信号para_load_flag为1时，进入并行装载状态机(3‑4)，使测试寄存器T、N分频寄存器和M分频寄存器对应的14位数据以并行的方式输出，完成对频率合成单元(2)的配置；如果串行装载标志信号serial_load_flag和并行装载标志信号para_load_flag都为0，进入未工作状态机(3‑5)。