测试芯片管脚连通性的电路

摘要

本实用新型公开了一种测试芯片管脚连通性的电路，其包括逻辑门子电路、选择子电路、N个输入管脚及M个输出管脚，N、M为大于或等于2的自然数，各个输入管脚均与逻辑门子电路连接，当外部激励输入至各个输入管脚时，各个输入管脚将外部激励输入至逻辑门子电路，当外部激励发生变化时，逻辑子电路的输出信号随着相应变化，选择子电路的输入端分别和逻辑门子电路的输出端及芯片本体连接，选择子电路的输出端与各个输出管脚连接，选择子电路选择逻辑子电路的输出信号输出至各个输出管脚。本实用新型的测试芯片管脚连通性的电路，结构简单，节省了芯片面积和制造成本，可快速地实现对芯片管脚连通性的测试，外部测试环境也得以简化，减小了测试成本。

主权项

一种测试芯片管脚连通性的电路，其特征在于，包括逻辑门子电路、选择子电路、N个输入管脚及M个输出管脚，N、M为大于或等于2的自然数，各个所述输入管脚均与所述逻辑门子电路连接，当外部激励输入至各个所述输入管脚时，各个所述输入管脚将外部激励输入至所述逻辑门子电路，当外部激励发生变化时，所述逻辑子电路的输出信号随着相应变化，所述选择子电路的输入端分别和所述逻辑门子电路的输出端及芯片本体连接，所述选择子电路的输出端与各个所述输出管脚连接，所述选择子电路选择所述逻辑子电路的输出信号输出至各个所述输出管脚。