用于移相全桥同步整流电路的驱动电路

摘要

本实用新型公开了用于移相全桥同步整流电路的驱动电路，该驱动电路包括逻辑控制电路和DSP控制器。由DSP控制器产生的两路驱动信号和时钟脉冲信号经过逻辑控制电路后可得到用于驱动同步整流管的同步信号，当两路驱动信号同时为低电平时，逻辑控制电路在时钟脉冲信号的下降沿输出低电平信号，其他情况均输出高电平信号。该电路可使同步整流管导通时刻与理论的导通时刻延迟半个时钟脉冲时间，而关断时刻相同。本实用新型为移相全桥同步整流电路提供了一个简单有效、低成本的驱动方案。

主权项

用于移相全桥同步整流电路的驱动电路，其特征在于，该电路包括逻辑控制电路和DSP控制器，所述DSP控制器产生用于移相全桥同步整流电路中初级侧一组斜对角开关管的第一驱动信号（PWMA）以及第二驱动信号（PWMB）和用于逻辑控制电路的时钟脉冲信号（CLK），所述的逻辑控制电路输出用于驱动移相全桥同步整流电路中次级侧同步整流管的驱动信号（SQ）；逻辑控制电路包含一个与门（AND1）、两个非门（NOT1和NOT2）、一个或门（OR1）、一个JK触发器（D1)；第一驱动信号（PWMA）和与门（AND1）的第一输入端相连，第一非门（NOT1）的输出端和与门（AND1）的第二输入端相连，第二驱动信号（PWMB）和非门（NOT1）输入端相连，第一驱动信号（PWMA）和或门（OR1）的第一输入端相连，第二驱动信号（PWMB）和或门（OR1）的第二输入端相连，或门（OR1）的输出端和第二非门（NOT2）的输入端相连，与门（AND1）的输出端和触发器（D1）的第一输入端（J）相连，第二非门（NOT2）的输出端与触发器（D1）的第二输入端（K）相连，DSP控制器的时钟脉冲信号输出端与触发器（D1）的时钟输入端相连。