一种针对高速信号损耗测试的设计

摘要

本发明提供一种针对高速信号损耗测试的设计，测试时，线宽和间距需要根据实际高速信号线的阻抗以及所在的层设计；测试QPI，PCIE总线的测试板情况：阻抗为85欧姆，板材为IT180A，线宽为5MIL，对间间距为7MIL，采用10度走线方式，传输线线长需要8INCH；传输线在表层、第三层以及第六层都有分布；设计测试板时，需保证差分线的两传输线走线情况一致，其中一端加测试探头，在另一端两条传输线联通，返回到测试探头端。本发明的设计可以使我们知道所设计PCB板的传输线插入损耗，并通过计算和仿真得到符合实际情况的Dk和Df值，这样，在以后的仿真过程中，得到的传输线模型将更加准确，仿真的结果将更加可信。

主权项

一种针对高速信号损耗测试的设计，其特征在于测试时，线宽和间距需要根据实际高速信号线的阻抗以及所在的层设计；测试QPI，PCIE总线的测试板情况：阻抗为85欧姆，板材为IT180A，线宽为5MIL，对间间距为7MIL，采用10度走线方式，传输线线长需要8INCH，此线长是为了测量准确度考虑；传输线在表层、第三层以及第六层都有分布；所述测试板需要在这几层添加被测差分信号线；设计测试板时，需保证差分线的两传输线走线情况一致，其中一端加测试探头，在另一端两条传输线联通，返回到测试探头端。