微处理器以及预取数据至微处理器的方法

摘要

本发明提供一种微处理器，包括一指令解码器用以解码一指令集中的多个指令，其中指令集包括一重复预取间接指令。重复预取间接指令包括多个地址操作数以及一计数值，微处理器使用地址操作数来计算一预取表中的一第一项目的一地址，其中预取表具有多个项目，并且预取表中的各个项目包括一预取地址。计数值用以指定欲被预取的多条快取线的数量，其中快取线的每一者的一存储器地址是由项目中的一者中的预取地址所指定。

主权项

一种微处理器，上述微处理器位于具有一系统存储器的一系统中，上述微处理器包括：一指令解码器，用以解码一预取指令，上述预取指令指定一计数值与用以指向一表格的一地址以及一延迟值，其中上述计数值表示欲从上述系统存储器中预取的多条快取线的数量，并且上述表格用以储存上述快取线的多个存储器地址；一计数暂存器，用以储存一剩余计数值，上述剩余计数值表示欲被预取的上述快取线的一剩余数量，其中上述计数暂存器一开始即具有被指定在上述预取指令中的上述计数值；以及一控制逻辑电路，耦接至上述指令解码器与上述计数暂存器，上述控制逻辑电路使用上述计数暂存器与从上述表格中所提取的上述存储器地址，用以控制上述微处理器将上述表格中的上述快取线的上述存储器地址提取至上述微处理器，并且控制上述微处理器将上述系统存储器中的上述快取线预取至上述微处理器的一高速缓存，其中上述控制逻辑电路以一延迟量来延迟预取上述快取线中的每一者的步骤，其中上述延迟量等于上述延迟值中所指定的一指令数量。