一种伪差分读取非易失存储器结构

摘要

一种伪差分读取非易失存储器结构，包括伪差分读取模块、单端存储单元组成的阵列、读取复用器等其他外围电路，所述伪差分读取模块包含参考模块和伪差分灵敏放大器，将单端存储单元的端口Rout连接到伪差分读取模块的输入端上，输出端为所读取的结果；参考模块包含两个参考单元，其中一个参考单元上固定存储逻辑值‘1’，另一个固定存储逻辑值‘0’；伪差分灵敏放大器包括两个差分灵敏放大器以及锁存电路，在读取操作时，伪差分读取模块将待读取单端存储单元和两个参考单元分别进行差分读取，通过锁存电路最终的读取数据。相比单端读取的非易失存储器，本发明在读取操作时存储单元的擦除窗口电压和编程等效为原来的2倍，提高了读取结果的准确性。

主权项

一种伪差分读取非易失存储器结构，包括伪差分读取模块、单端存储单元组成的阵列、读取复用器、逻辑控制电路、行地址译码器、列地址译码器、行电压切换电路、列电压切换电路、电荷泵以及I/O模块，其特征在于：所述伪差分读取模块包含参考模块和伪差分灵敏放大器，将单端存储单元的端口Rout连接到伪差分读取模块的输入端上，输出端为所读取的结果，所述的参考模块包含两个参考单元，参考单元为单端存储单元，其中第一参考单元上固定存储逻辑值‘1’，第二参考单元上固定存储逻辑值‘0’；固定存储逻辑值‘1’的第一参考单元的端口Rout为参考模块的第一输出端,固定存储逻辑值‘0’的第二参考单元的端口Rout为参考模块的第二输出端，参考模块的两个输出端用于输入到伪差分灵敏放大器的输入端；伪差分灵敏放大器包括两个差分灵敏放大器以及锁存电路，在读取操作时，伪差分读取模块将待读取单端存储单元和两个参考单元分别进行差分读取，通过锁存电路最终的读取数据。