一种测试单包正则匹配逻辑的系统和方法

摘要

本发明提供一种测试单包正则匹配逻辑的方法，PCIe仿真模型模拟PCIe总线特性，接收主机命令包括写命令和读命令。与现有技术相比，本发明的有益效果在于：1)采用SystemVerilog语言编写的程序效率很高，可以用较少的代码行数实现比较复杂的功能，提高了验证的效率。2)使用SystemVerilog基于约束的随机模拟验证是一种高效的功能验证方法，可以大大提高功能验证效率，使产品上市无功能缺陷。

主权项

一种测试单包正则匹配逻辑的系统，包括激励产生器、被测逻辑、参考模型、响应分析器，其特征在于，激励产生器对被测逻辑、参考模型产生相同的带约束的随机报文，响应分析器接收并比较被测逻辑和所述参考模型输出；被测逻辑、参考模型实现单包正则匹配的方式一样；该系统包括规则存储器件仿真模型，用于向被测逻辑、参考模型输入同样的规则；该系统包括模拟PCIe总线特性的PCIe仿真模型；所述系统是脚本语言生成的响应分析器；脚本语言是TCL语言。