| 主权项 |
一种数据处理系统，其特征在于，包括数字信号处理器DSP以及现场可编程门阵列FPGA；其中：所述DSP，用于在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置；接收所述FPGA以符号为单位发送的上行子帧时域数据，以及所述FPGA在发送完每符号时域数据后发送的协处理器寄存器启动控制数据；在接收到所述FPGA发送的协处理器寄存器启动控制数据后，对接收到的上行子帧时域数据进行译码，并对译码完成的数据进行相应的处理；所述FPGA，用于以符号为单位向所述DSP发送上行子帧时域数据，并在发送完每个符号时域数据后向所述DSP发送协处理器寄存器启动控制数据，以启动所述DSP对接收到的时域数据进行译码；其中，所述DSP包括多个DSP Core；所述在每个上行子帧起始点对该子帧14个符号的时域数据对应的协处理器寄存器进行配置，具体包括：所述DSP通过定时器模块确定当前调用时间点所在子帧的奇偶序号，若当前调用时间点所在子帧为偶数上行子帧，驱动模块自行调用Ping操作，通过多个DSP Core中的DSP Core1在该上行子帧起始点对14个符号的时域数据对应的协处理器寄存器进行统一配置；若当前调用时间点所在子帧为奇数上行子帧，驱动模块自行调用Pong操作，通过多个DSP Core中的DSP Core2在该上行子帧起始点对14个符号的时域数据对应的协处理器寄存器进行统一配置。 |
