具嵌入式自测试与除错特征之并行码核对器及高效率高速度输入输出之硬体

摘要

用以测试高速度输入/输出系统内错误之方法、装置与系统。系统与装置可至少包含一并行码核对器，藉由资料封包之静态特性与包含封包之资料串流之动态特性，用以核对编码资料封包错误。方法包含使用资料封包之静态特性与包含封包之资料串流之动态特性侦测无效编码封包。对一并行码核对器逻辑电路为优化设计之方法为使用不需考量情境，使并行码核对器电路内逻辑电路元件简化与符合半导体面积需求。

主权项

一接收器至少包含：一解串行器规划用以将进入之串联化编码资料解串行为一编码资料封包；一译码簿规划为决定该资料封包是否无效；规格逻辑电路规划用以核对是否该资料封包为无效，与违反用以对资料封包编码之编码方案规格；与于操作中，若编码资料封包属无效，资料封包错误逻辑电路用以登记一传输错误。