| 发明名称 | 用于图形并行处理单元的缓冲器管理 | ||
| 摘要 | 所述技术大体涉及一种用于并行以及以管线方式执行图形数据处理操作的方法。在例如GPU(26)的着色器处理器的第一单元(28A)上执行第一线程，且在第二单元(28N)上并行执行第二线程。通过执行所述第一线程而产生的数据接着被所述第二单元执行所述第二线程消耗。包含所述GPU的IC(16)内的管理单元(18)从所述第一单元接收将由此产生的所述数据存储到所述IC外部的全局存储器中的缓冲器(22A-22N)中的请求，所述缓冲器包括FIFO缓冲器，其一实例为环形缓冲器；且确定通过执行所述第一线程而产生的所述数据将被存储的位置。在从所述第二单元接收到检索通过执行所述第一线程而产生的所述数据的请求后，所述管理单元即刻确定所述第一线程的所述数据是否可用于检索以供由所述第二线程消耗。 | ||
| 申请公布号 | CN104081449A | 申请公布日期 | 2014.10.01 |
| 申请号 | CN201380006620.X | 申请日期 | 2013.01.24 |
| 申请人 | 高通股份有限公司 | 发明人 | 阿列克谢·V·布尔多;维尼特·戈尔 |
| 分类号 | G09G5/36(2006.01)I;G06F9/52(2006.01)I;G06F9/50(2006.01)I;G06G5/00(2006.01)I | 主分类号 | G09G5/36(2006.01)I |
| 代理机构 | 北京律盟知识产权代理有限责任公司 11287 | 代理人 | 宋献涛 |
| 主权项 | 一种用于以管线方式执行数据处理操作的方法，所述方法包括：在图形处理单元GPU的着色器处理器的第一可编程计算单元上执行第一线程；在所述GPU的所述着色器处理器的第二可编程计算单元上执行第二线程；以包含所述GPU的集成电路IC内的管理单元从所述第一可编程计算单元接收将通过执行所述第一线程而产生的数据存储到所述IC外部的全局存储器中的缓冲器中的请求，其中通过执行所述第一线程而产生的所述数据将被所述第二可编程计算单元执行所述第二线程消耗，且其中所述缓冲器包括先进先出FIFO缓冲器和环形缓冲器中的一者；以所述管理单元确定通过执行所述第一线程而产生的所述数据将被存储在所述缓冲器内的位置；以及用所述IC将通过执行所述第一线程而产生的所述数据存储在所述缓冲器内的所述所确定位置中。 | ||
| 地址 | 美国加利福尼亚州 | ||