沟槽式肖特基半导体器件

摘要

本发明公开一种沟槽式肖特基半导体器件，其导电多晶硅体嵌入所述栅沟槽内，位于导电多晶硅体中下部的多晶硅中下部位于栅沟槽内且与外延层之间设有第一二氧化硅氧化层；位于所述单晶硅凸台内并在沟槽四周侧表面具有第二导电类型掺杂区，此第二导电类型掺杂区顶部与外延层上表面之间具有重掺杂第二导电类型掺杂区，相邻肖特基势垒二极管单胞各自的第二导电类型掺杂区之间且位于具有第一导电类型的外延分层，此外延分层深度小于所述第二导电类型掺杂区深度，此外延分层位于外延层上部且外延分层的掺杂浓度大于外延层的掺杂浓度。本发明改善了器件的可靠性，电势线密度将在沟槽的顶部降低，且使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，进一步降低了器件的漏电。

主权项

一种沟槽式肖特基半导体器件，在俯视平面上，该器件的有源区由若干个肖特基势垒二极管单胞（1）并联构成，此肖特基势垒二极管单胞（1）的纵向截面上，每个肖特基势垒二极管单胞（1）包括位于硅片背面下金属层（2），位于所述下金属层（2）上方重掺杂第一导电类型的衬底层（3），此衬底层（3）与下金属层（2）之间形成欧姆接触，位于所述衬底层（3）上方设有轻掺杂第一导电类型的外延层（4），位于所述外延层（4）上方设有上金属层（5），一沟槽（6）从所述外延层（4）上表面并延伸至外延层（4）中部，相邻沟槽（6）之间外延层（4）区域形成第一导电类型的单晶硅凸台（7），此单晶硅凸台（7）顶面与上金属层（5）之间形成肖特基势垒接触面（15）；其特征在于：一栅沟槽（8）位于所述沟槽（6）内，一导电多晶硅体（9）嵌入所述栅沟槽（8）内，位于导电多晶硅体（9）中下部的多晶硅中下部（91）位于栅沟槽（8）内且与外延层（4）之间设有第一二氧化硅氧化层（101），位于导电多晶硅体（9）上部的多晶硅上部（92）位于上金属层（5）内，且多晶硅上部（92）四周与上金属层（5）之间设有第二二氧化硅氧化层（102），所述多晶硅上部（92）上表面与上金属层（5）之间形成欧姆接触面（14）；位于所述单晶硅凸台（7）内并在沟槽（6）四周侧表面具有第二导电类型掺杂区（11），此第二导电类型掺杂区（11）顶部与外延层（4）上表面之间具有重掺杂第二导电类型掺杂区（12），所述第二导电类型掺杂区（11）和重掺杂第二导电类型掺杂区（12）均与外延层（4）形成pn结界面（此处暂未发现错误）； 相邻肖特基势垒二极管单胞（1）各自的第二导电类型掺杂区（11）之间且位于具有第一导电类型的外延分层（13），此外延分层（13）深度小于所述第二导电类型掺杂区（11）深度，此外延分层（13）位于外延层（4）上部且外延分层（13）的掺杂浓度大于外延层（4）的掺杂浓度。