ＰＬＬ电路

摘要

本发明是在于提供一种可不使杂讯特性劣化来压制耗费电力而提升可靠度的PLL电路。;具备PLL IC(2)，其系将来自VCO(1)的输出频率Fout予以分频而比较与基准讯号的相位，以相位差作为控制电压来使返回VCO(1)，控制电路(6)可细设基准频率Fref与DDS电路(5)的输出频率Fdds的双方的频率，藉由两者的组合，在DDS电路(5)生成Fref及相对于其倍频的Fdds的折叠讯号，在第1AMP(7)放大，藉由可变滤波器(8)来选择所望的Fdds(desired)，在第2AMP(9)放大，作为基准讯号来供给至PLL IC(2)，控制电路(6)为分频比N也供给至PLL IC(2)的PLL电路。

主权项

一种PLL电路，系具有：电压控制振荡器；及相位比较手段，其系将前述电压控制振荡器的输出予以分频，而比较与基准讯号的相位，以根据相位差的讯号作为前述电压控制振荡器的控制电压输出，其特征系具有：基准振荡器，其系依据基准频率选择讯号来使基准频率成为可变而输出；DDS电路，其系根据被输入的基准频率，按照来自外部的输出指示讯号，将输出讯号输出的同时，前述基准频率及相对于该频率的倍增的频率之输出讯号的折叠讯号也输出；第1放大器，其系以从外部输入的第1放大设定值来放大来自前述DDS电路的输出讯号；可变滤波器，其系按照从外部输入的可变频率设定值来将频率通过区域形成可变而使来自前述第1放大器的输出讯号通过；第2放大器，其系以从外部输入的第2放大设定值来放大来自前述可变滤波器的输出讯号，作为基准讯号输出至前述相位比较手段；及控制电路，其系一旦使前述基准讯号形成希望的频率之指示讯号被输入，则输出对应于该指示讯号的基准频率选择讯号至前述基准振荡器，输出对应于该指示讯号的输出指示讯号至前述DDS电路，输出对应于该指示讯号的第1放大设定值至前述第1放大器，输出对应于该指示讯号的可变频率设定值至前述可变滤波器，输出对应于该指示讯号的第2放大设定值至前述第2放大器，输出分频比至前述相位比较手段。