占空为1比1的数据码钟速率转换电路

摘要

本发明提出的一种占空为1比1的4/3倍码钟速率转换电路，旨在提供一种简单可靠、耗费硬件资源小，占空为1比1的数据码钟速率转换电路。本发明通过下述技术方案予以实现：在FPGA中，系统时钟通过DDS产生占空比为1比1的4倍信息码钟，一路通过1/4分频器产生信息码钟，另一路4倍信息码钟分两路，一路经第一1/3分频器生成占空比为1比2的第一个4/3倍信息码钟，另一路经非门电路反相后，再通过与非门电路串联的第二1/3分频器生成第二个占空比为1比2的4/3倍信息码钟，两路占空比为1:2的4/3倍信息码钟并行输入或门电路，将这两个占空比为1:2的4/3倍信息码钟合成为一路占空比为1:1的4/3倍信息码钟。

主权项

一种占空为1比1的4/3倍码钟速率转换电路，包括设置在现场可编程门阵列FPGA中的DDS、1/4分频器、占空为1比2的1/3分频器、非门电路与或门电路，其特征在于，在FPGA中，码钟参数和系统时钟通过直接数字式频率合成器DDS产生占空比为1比1的4倍信息码钟，4倍信息码钟分两路并行输入，一路通过1/4分频器产生信息码钟，另一路4倍信息码钟分两路，一路经第一1/3分频器生成占空比为1比2的第一个4/3倍信息码钟，另一路经非门电路反相后，再通过与非门电路串联的第二1/3分频器生成第二个占空比为1比2的4/3倍信息码钟，两路占空比为1:2的4/3倍信息码钟并行输入或门电路，将这两个占空比为1:2的4/3倍信息码钟合成为一路占空比为1:1的4/3倍信息码钟。