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<p>Verfahren für Standardzellen unter Verwendung von finFET-Standardzellen-Strukturen mit Polysilicon-on-OD-Edges. Standardzellen werden unter Verwendung von finFET-Transistoren definiert und weisen Gate-Strukturen auf, die einen Transistor an einem Schnittpunkt mit einer Halbleiterfinne bilden. Polysilizium-Dummy-Strukturen werden an den Rändern der aktiven Gebiete oder OD-Gebiete der Standardzellen ausgebildet. Bei einem Entwurfsablauf enthält eine Pre-Layout-Netzlisten-Schaltung für die Standardzellen ein Drei-Anschluss-MOS-Bauelement, das der Polysilizium-Dummy-Struktur an den Rändern der Standardzelle entspricht. Nachdem ein Automated-Place-and-Route-Prozess ein Bauelement-Layout unter Verwendung der Standardzellen bildet, wird eine Post-Layout-Netzliste extrahiert. Dort, wo zwei Standardzellen aneinander grenzen, wird eine einzige Polysilizium-Dummy-Struktur an der gemeinsamen Grenze gebildet. Ein Layout-Versus-Schematic-Vergleich wird dann durchgeführt, bei dem die Pre-Layout-Netzliste und die Post-Layout-Netzliste verglichen werden, um das erhaltene Layout zu verifizieren. Es werden zusätzliche Verfahren offenbart.</p> |
