| 摘要 |
L'invention concerne un procédé de contrôle de bande passante dans un système sur puce comprenant au moins un module maître principal, au moins un module maître secondaire, au moins un module esclave et un bus connecté à chaque module sur un lien de communication, le bus comprenant des moyens d'interconnexion pour faire communiquer au moins un module esclave commun avec au moins un module maître principal et avec au moins un module maître secondaire par au moins une portion de route commune, le procédé comprenant les étapes suivantes réalisées pour chaque module esclave commun: première détection d'une première requête d'accès au module esclave commun émise par un module maître principal, détermination d'un délai de blocage Dj associé au module esclave commun, blocage pendant le délai de blocage Dj de tout transfert de données sur l'au moins une portion de route commune entre un module maître secondaire et le module esclave commun. |
