具高效能之双埠静态随机存取记忆体

摘要

本发明提出一种具高效能之双埠静态随机存取记忆体，其主要包括一记忆体阵列、复数个控制电路(2)以及一待机启动电路(3)，该记忆体阵列系由复数列记忆体晶胞与复数行记忆体晶胞所组成，每一列记忆体晶胞设置一个控制电路，且每一记忆体晶胞(1)系包括一第一反相器(由一第一PMOS电晶体P1与一第一NMOS电晶体M1所组成)、一第二反相器(由一第二PMOS电晶体P2与一第二NMOS电晶体M2所组成)、一存取电晶体(由第三NMOS电晶体M3所组成)、一第一和第二读取用电晶体(M4和M5)、一第三反相器(由一第一PMOS控制电晶体PC1与一第一NMOS控制电晶体MC1所组成)以及一第四反相器(由一第二PMOS控制电晶体(PC2)与一第二NMOS控制电晶体(MC2)所组成)。每一控制单元系连接至对应列记忆体晶胞中之每一记忆体晶胞的该第一NMOS电晶体(M1)的源极以及该第二NMOS电晶体(M2)的源极，以便因应不同操作模式而控制该第一NMOS电晶体(M1)的源极电压以及该第二NMOS电晶体(M2)的源极电压，藉此于写入模式时，可有效防止写入逻辑1困难之问题，于待机模式时，可有效降低漏电流，而于其他模式时则可维持原有的电气特性。再者，将每一记忆体晶胞中之该第一NMOS电晶体(M1)的背闸极(back gate)连接至该第三反相器之输出端，以及将该第二NMOS电晶体(M2)的背闸极与该第三NMOS电晶体(M3)的背闸极均该连接至该第四反相器之输出端，以便有效提高双埠静态随机存取记忆体之静态杂讯边际(SNM)。另，藉由该待机启动电路(3)的设计，可有效促使静态随机存取记忆体快速进入待机模式，并因而大幅提高静态随机存取记忆体之待机效能。

主权项

一种具高效能之双埠静态随机存取记忆体，包括：一记忆体阵列，该记忆体阵列系由复数列记忆体晶胞与复数行记忆体晶胞所组成，每一列记忆体晶胞与每一行记忆体晶胞均包含有复数个记忆体晶胞(1)；复数个控制电路(2)，每一列记忆体晶胞设置一个控制电路(2)；以及一待机启动电路(3)，该待机启动电路(3)系促使该静态随机存取记忆体快速进入待机模式，并藉此以有效提高静态随机存取记忆体之待机效能；其中，每一记忆体晶胞(1)更包含：一第一反相器，系由一第一PMOS电晶体(P1)与一第一NMOS电晶体(M1)所组成，该第一反相器系连接在一电源供应电压(VDD)与一第一低电压节点(VL1)之间；一第二反相器，系由一第二PMOS电晶体(P2)与一第二NMOS电晶体(M2)所组成，该第二反相器系连接在该电源供应电压(VDD)与一第二低电压节点(VL2)之间；一储存节点(A)，系由该第一反相器之输出端所形成；一反相储存节点(B)，系由该第二反相器之输出端所形成；一第三NMOS电晶体(M3)，系连接在该储存节点(A)与对应之一写入用位元线(WBL)之间，且闸极连接至对应之一写入用字元线(WWL)；一第一读取用电晶体(M4)，该第一读取用电晶体(M4)之源极、闸极与汲极系分别连接至一第二读取用电晶体(M5)之汲极、一读取用字元线(RWL)与一读取用位元线(RBL)；以及该第二读取用电晶体(M5)，该第二读取用电晶体(M5)之源极、闸极与汲极系分别连接至接地电压、该第二反相器之输出(节点B)与该第二读取用电晶体(M5)之源极；一第三反相器，系由一第一PMOS控制电晶体(PC1)与一第一NMOS控制电晶体(MC1)所组成，该第三反相器系连接在一次电源供应电压(VDDL)与接地电压之间，且该第三反相器之输入端系连接至该储存节点(A)；一第四反相器，系由一第二PMOS控制电晶体(PC2)与一第二NMOS控制电晶体(MC2)所组成，该第四反相器系连接在该次电源供应电压(VDDL)与接地电压之间，且该第四反相器之输入端系连接至该反相储存节点(B)；一第一控制节点(B1)，系由该第四反相器之输出端所形成，且连接至该第二NMOS电晶体(M2)之背闸极(back gate)及该第三NMOS电晶体(M3)之背闸极；一第二控制节点(B2)，系由该第三反相器之输出端所形成，且连接至该第一NMOS电晶体(M1)之背闸极；其中，该第一反相器和该第二反相器系呈交互耦合连接，亦即该第一反相器之输出端(即储存节点A)系连接至该第二反相器之输入端，而该第二反相器之输出端(即反相储存节点B)则连接至该第一反相器之输入端；而每一控制电路(2)更包含：一第四NMOS电晶体(M21)、一第五NMOS电晶体(M22)、一第六NMOS电晶体(M23)、一第七NMOS电晶体(M24)、一第八NMOS电晶体(M25)、一第九NMOS电晶体(M26)、一第十NMOS电晶体(M27)、一第十一NMOS电晶体(M28)、一第十二NMOS电晶体(M29)、一第三PMOS电晶体(P21)、一第四PMOS电晶体(P22)、一第五反相器(I21)、一第一延迟电路(D1)以及一写入控制信号(CTL)所组成；其中，该第四NMOS电晶体(M21)之源极系连接至该第七NMOS电晶体(M24)之汲极，而闸极与汲极连接在一起并连接至该第一低电压节点(VL1)；该第五NMOS电晶体(M22)之源极、闸极与汲极系分别连接至接地电压、一反相待机模式控制信号(/S)与该第二低电压节点(VL2)；该第六NMOS电晶体(M23)之源极、闸极与汲极系分别连接至该第二低电压节点(VL2)、一待机模式控制信号(S)与该第一低电压节点(VL1)；该第七NMOS电晶体(M24)之源极连接至接地电压，而闸极与汲极连接在一起并连接至该第四NMOS电晶体(M21)之源极；该第八NMOS电晶体(M25)之源极、闸极与汲极系分别连接至该第一低电压节点(VL1)、该反相待机模式控制信号(/S)与该第九NMOS电晶体(M26)之汲极；该第九NMOS电晶体(M26)之源极系连接至接地电压，而闸极与汲极连接在一起并连接至该第八NMOS电晶体(M25)之汲极；该第十NMOS电晶体(M27)之源极、闸极与汲极系分别连接至接地电压、该第十一NMOS电晶体(M28)之汲极与该第九NMOS电晶体(M26)之闸极；该第十一NMOS电晶体(M28)之源极、闸极与汲极系分别连接至该第十二NMOS电晶体(M29)之汲极、该写入控制信号(CTL)与该第十NMOS电晶体(M27)之闸极、该第三PMOS电晶体(P21)之汲极和该第四PMOS电晶体(P22)之汲极；该第十二NMOS电晶体(M29)之源极、闸极与汲极系分别连接至接地电压、该第五反相器(I21)之输出端与该第十一NMOS电晶体(M28)之源极；该第五反相器(I21)之输入连接至该第一延迟电路(D1)之输出，而该第五反相器(I21)之输出则连接至该第十二NMOS电晶体(M29)之闸极与该第四PMOS电晶体(P22)之闸极；该第一延迟电路(D1)之输入连接至该写入控制信号(CTL)与该第三PMOS电晶体(P21)之闸极和该第十一NMOS电晶体(M28)之闸极；该第三PMOS电晶体(P21)之源极、闸极与汲极系分别连接至该电源供应电压(VDD)、该控制信号(CTL)、与该第四PMOS电晶体(P22)之汲极和该第十一NMOS电晶体(M28)之汲极；而该第四PMOS电晶体(P22)之源极、闸极与汲极系分别连接至该电源供应电压(VDD)、该第五反相器(I21)之输出与该第三PMOS电晶体(P21)之汲极和该第十一NMOS电晶体(M28)之汲极；再者，该待机启动电路(3)系设计成于进入待机模式之一初始期间内，对该第一低电压节点(VL1)处之寄生电容快速充电至该第四NMOS电晶体(M21)之临界电压(VTM21)及该第七NMOS电晶体(M24)之临界电压(VTM24)的总和之电压位准。