具有多个用以独立测试多个受测试器件之基于ＦＰＧＡ之硬体加速器区块的测试架构;A TEST ARCHITECTURE HAVING MULTIPLE FPGA BASED HARDWARE ACCELERATOR BLOCKS FOR TESTING MULTIPLE DUTS INDEPENDENTLY

摘要

本发明呈现一种能够执行半导体器件之一测试的自动化测试设备(ATE)。该ATE包含一电脑系统,其包含以通讯方式耦接至一测试器处理器之系统控制器。该系统控制器可操作以将指令传输至该处理器,且该处理器可操作以根据该等指令而产生命令及资料以用于协调对多个受测试器件(DUT)的测试。ATE进一步包含以通讯方式经由滙流排而耦接至该处理器之多个FPGA组件。FPGA组件中之每一者包含至少一硬体加速器电路,其可操作以相对于该处理器透明地在内部产生命令及资料以用于测试诸DUT中之一者。另外,该测试器处理器系组配来以若干功能模式中之一者操作,其中该等功能模式系组配来在该处理器与FPGA组件之间分配用于产生命令及资料的功能性。