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Speicheranordnung zur Verarbeitung von Daten, mit einer mit einem Speicher (3) gekoppelten Schnittstelle (2), an der bei einem Lesezugriff auf den Speicher (3) Lesedaten (D2) anliegen und an der permanent ein von einem internen Taktsignal (CLK) abgeleitetes RDT-Taktsignal (RDT), welches synchron zu den Lesedaten (D2) ist, anliegt, mit einer DLL-Schaltung (20) zur Bestimmung des optimalen Abtastzeitpunktes der Lesedaten (D2), die durch Vergleichen des internen Taktsignals (CLK) mit dem RDT-Taktsignal (RDT) und bei einer Verletzung der Setup-Zeit (SZ) und/oder Hold-Zeit (HZ) durch Verschieben des durch Vergleich gewonnenen Taktsignals (CLK2) an einem Taktausgang ein verzögertes Taktsignal (CLK2) bereitstellt, welches einen Abtastzeitpunkt der an der Schnittstelle (2) anliegenden Lesedaten (D2) synchron zum internen Taktsignal (CLK) festlegt, mit mindestens einer Registereinrichtung (11), die dateneingangsseitig mit der Schnittstelle (2) verbunden ist und der zum Abtasten der an der Schnittstelle (2) anliegenden Lesedaten (D2) takteingangsseitig das verzögerte Taktsignal (CLK2) zuführbar ist, wobei über die Schnittstelle (2) auch ein DQS-Taktsignal (DQS) in die Registereinrichtung (11) einkoppelbar ist, wobei das DQS-Taktsignal (DQS) anzeigt, dass gültige Lesedaten (D2) an der Schnittstelle (2) anliegen. |
