存储器的联合测试行动组测试方法和装置

摘要

本发明提供两种存储器的联合测试行动组JTAG测试方法和装置，针对不具备JTAG测试管脚的存储器，利用其所属单板上具有JTAG测试管脚的芯片实现测试，无需将存储器夹在两片具有JTAG测试管脚的芯片之间，也无需大量的辅助器件，实现简单、快速、有效。

主权项

一种存储器的联合测试行动组测试方法，所述存储器所属单板上包含具有联合测试行动组JTAG测试管脚、且接收外部时钟信号的芯片；其特征在于，该方法包括：A、将存储器的除时钟功能管脚外的其他各个管脚连接到所述芯片，将存储器的时钟功能管脚连接到一个可选择输出测试时钟信号或所述外部时钟信号的辅助器件；B、根据存储器类型编写时序文件；C、按照所述时序文件，控制所述辅助器件选择输出测试时钟信号，控制所述芯片向存储器写入测试数据、捕捉存储器输出的数据；D、对写入的测试数据和捕捉到的数据执行对比判决；所述芯片为中央处理器CPU，所述外部时钟信号由CPU的外部时钟信号管脚输入；所述辅助器件为具有JTAG测试管脚的可编程逻辑器件；所述步骤A和步骤B之间进一步包括：通过连接所述CPU的JTAG测试管脚和所述可编程逻辑器件的JTAG测试管脚，将所述CPU和所述可编程逻辑器件设置在一个JTAG菊花链上；所述步骤B和步骤C之间进一步包括：选择所述CPU和所述可编程逻辑器件所在的JTAG菊花链；所述CPU还包括通用并行总线接口、内存控制接口、通用输入输出GPIO管脚和JTAG寄存器；所述可编程逻辑器件还包括全局时钟管脚、第一输入管脚、第二输入管脚、第一输出管脚、第二输出管脚和JTAG寄存器，其中所述全局时钟管脚连接所述CPU的外部时钟输入管脚，所述第一输入管脚连接所述CPU的一个GPIO管脚，用于接收测试时钟信号，所述第二输入管脚连接所述CPU的另一个GPIO管脚，用于接收测试时钟使能信号；所述步骤A包括：A1、将所述存储器除时钟管脚和时钟使能管脚外的其他管脚分别连接到所述CPU的通用并行总线接口和内存控制接口中具有对应功能的各个管脚；A2、将所述存储器的时钟管脚连接到所述可编程逻辑器件的第一输出管脚，将所述存储器的时钟使能管脚连接到所述可编程逻辑器件的第二输出管脚；所述步骤C包括：C1、按照所述时序文件，控制所述可编程逻辑器件的JTAG寄存器选通第一输入管脚与第一输出管脚的连接、及第二输入管脚和第二输出管脚的连接；C2、按照所述时序文件，控制所述CPU的JTAG寄存器将测试时钟信号和测试时钟使能信号更新到所述第一输入管脚和第二输入管脚；C3、按照所述时序文件，控制所述CPU的JTAG寄存器通过所述内存控制接口将供存储器译码得出操作命令字的组合时序更新到存储器的管脚，并通过所述通用并行总线接口将所述测试数据更新到存储器的管脚；C4、按照所述时序文件，控制所述CPU的JTAG寄存器通过所述通用并行总线接口捕捉所述存储器输出的数据。