在处理器中控制不同锁相环输出时钟的控制系统和方法

摘要

本发明提供一种在处理器中控制不同锁相环输出时钟的控制系统和方法。其系统包括配置模块(5)，用于配置在处理器中的至少两个时钟模块(11、12)的频率比值，得到所述至少两个时钟模块(11、12)的最优频率比值；相位模块(6)，用于通过周期性检测至少两个时钟模块(11、12)的时钟相位，计算并监控实际相位差和最优相位差；微调模块(7)，用于判断并动态调节纠正其中一时钟模块的锁相环的时钟频率，使得所述至少两个时钟模块(11、12)的频率比值的对应关系得以保证。其使得多个不同时钟域内的锁相环的输出时钟可控，保证锁相环的输出时钟之间的对应关系在可控范围内。

主权项

一种在处理器中控制不同锁相环输出时钟的控制系统，其特征在于，包括配置模块(5)、相位模块(6)以及微调模块(7)，其中：所述配置模块(5)，用于配置在处理器中的至少两个不同锁相环输出的时钟模块(11、12)的频率比值，得到所述至少两个不同锁相环输出的时钟模块(11、12)的最优频率比值；所述相位模块(6)，用于通过周期性检测在处理器中的至少两个不同锁相环输出的时钟模块(11、12)的时钟相位，计算并监控根据检测的时钟相位计算得到的实际相位差和根据最优频率比值计算得到的最优相位差，并输出监控结果到微调模块(7)；所述微调模块(7)，用于根据相位模块(6)检测相位的监控结果，判断并动态调节纠正其中一时钟模块的锁相环的时钟频率，使得所述至少两个时钟模块(11、12)的频率比值的对应关系得以保证。