浮点数加/减运算执行控制器

摘要

一种浮点数加/减运算执行控制器，包括浮点操作数配置控制模块、浮点数加/减运算器、脉冲分配器、结果输出控制模块；该执行控制器应用FPGA设计硬连接控制电路，执行控制器被系统选中，启动脉冲分配器，在内部脉冲分配器的时序脉冲控制下自主完成参与运算的2个操作数的选择配置，运算结果的锁存，不需要系统对执行控制器的运算处理过程施加时序控制脉冲。该执行控制器能够执行2个操作数都来自系统数据总线的运算，也能够执行1个操作数是上次运算的结果，避免每条指令运算结束都需要将运算结果写回的过程，并且在浮点数加/减法运算的过程中，系统能够并行从执行控制器读出上次运算的结果，提高了系统执行浮点数加/减运算指令序列的速度。

主权项

一种浮点数加/减运算执行控制器，用于实现2个32位符合IEEE754标准的浮点数加或减运算，其特征在于：该执行控制器包括浮点操作数配置控制模块（Ⅰ）、浮点数加/减运算器（Ⅱa）、脉冲分配器（Ⅲ）和结果输出控制模块（Ⅳ）；所述浮点操作数配置控制模块（Ⅰ）与浮点数加/减运算器（Ⅱa）、脉冲分配器（Ⅲ）、结果输出控制模块（Ⅳ）连接；所述浮点数加/减运算器（Ⅱa）还与结果输出控制模块（Ⅳ）连接；所述脉冲分配器（Ⅲ）还与结果输出控制模块（Ⅳ）连接；所述浮点操作数配置控制模块（Ⅰ）在脉冲分配器（Ⅲ）输出的时序脉冲控制下，完成浮点数加/减运算器（Ⅱa）输入的操作数1的选择，及操作数1和操作数2的配置和锁存；所述浮点数加/减运算器（Ⅱa）对浮点操作数配置控制模块（Ⅰ）输出的操作数1和操作数2进行运算，并按照系统操作方式信号给定的状态，确定是进行加法还是减法运算；所述脉冲分配器（Ⅲ）在满足启动工作的条件下，按照操作数的类型，发出满足操作数1和操作数2配置的时序脉冲，以及浮点数加/减运算器（Ⅱa）运算结果的锁存信号；所述脉冲分配器（Ⅲ）在满足循环启动的条件下，自动启动脉冲分配器（Ⅲ）的工作；所述结果输出控制模块（Ⅳ）在脉冲分配器（Ⅲ）输出的结果锁存信号的作用下，将运算结果予以锁存，并判断计算结果是否异常；当使能信号CS为“0”时，在系统RD信号的作用下，系统读出运算结果。