浮点数加/减、乘、除运算执行控制器

摘要

一种浮点数加/减、乘、除运算执行控制器，包括浮点操作数配置运算控制模块、脉冲发生控制模块；该执行控制器应用FPGA设计硬连接控制电路，在脉冲发生控制模块产生的时序脉冲控制下自主完成参与运算的2个操作数的选择配置，运算器的选择，调整时序控制脉冲的时间周期，运算结果的锁存，运算处理过程不需要系统施加时序控制脉冲。该执行控制器能够执行2个操作数都来自系统数据总线的运算，也能够执行1个操作数是上次运算的结果，避免每条指令运算结束都需要将运算结果写回的过程，除法运算有四种处理方式，并且在浮点数运算的过程中，系统能够并行从执行控制器读出上次运算的结果，提高了系统执行浮点数加、减、乘、除运算指令序列的速度。

主权项

一种浮点数加/减、乘、除运算执行控制器，其特征在于：该执行控制器包括浮点操作数配置运算控制模块（Ⅰ）和脉冲发生控制模块（Ⅱ）；所述浮点操作数配置运算控制模块（Ⅰ）与脉冲发生控制模块（Ⅱ）连接；所述浮点操作数配置运算控制模块（Ⅰ）在脉冲发生控制模块（Ⅱ）输出的时序脉冲控制下，按照操作数类型配置参与加、减或乘运算的操作数1和操作数2，除运算还需要根据运算方式配置操作数1和操作数2；所述浮点操作数配置运算控制模块（Ⅰ）完成操作数1和操作数2的运算，运算结果的输出，判断运算结果是否异常，在运算的过程中系统能够并行的读出运算结果；所述脉冲发生控制模块（Ⅱ）在满足启动工作的条件下，按照操作数的类型，发出操作数1和操作数2配置的时序脉冲，运算结果的锁存信号，以及运算结束信号；在满足循环启动的条件下，自动启动脉冲发生控制模块（Ⅱ）的工作。