一种可重构的快速并行乘法器

摘要

本发明提出了一种可重构的快速并行乘法器，包括控制单元、暂存器、可重构分解操作数生成电路、次级字多项式乘法器、次数调整电路和最终多项式重构FPR电路；其中，控制单元输出控制向量S0、S1、S2；控制向量S0、S1用于控制两个可重构分解操作数生成电路以相同的方法分别产生和；所述次级字多项式乘法器用于产生；控制向量S2用于所述控制次数调整电路产生D存储于暂存器中，i=0,1,…,5；所述FPR电路用于产生最终结果C。本发明提出的可扩展乘法器与现存结构相比显著地减少了计算时间，面积，面积时间延迟积（ADP）和功耗。分析结果为在资源受限的嵌入式系统和智能手机上实行配对算法和椭圆曲线数字签名算法提供了一个有价值的参考。

主权项

一种可重构的快速并行乘法器，其用于实现GF(2^m)域上的乘法，GF(2^m)域上的A和B具有A＝A₀+A₁xⁿ+A₂x²ⁿ的形式，其中，则GF(2^m)域上乘积C可表示为C＝x^‑vABmodF(x)F(x)为m次不可约多项式，其特征在于：所述乘法器包括控制单元、暂存器、可重构分解操作数生成电路、次级字多项式乘法器、次数调整电路和最终多项式重构FPR电路；其中，控制单元输出控制向量S0、S1、S2，S_i，0＝(s_i，00，s_i，01，s_i，02)，S_i，1＝(s_i，10，s_i，11，s_i，12)，S_i，2＝(s_i，20，s_i，21，s_i，22，s_i，23，s_i，24)；控制向量S0、S1用于控制两个可重构分解操作数生成电路以相同的方法分别产生和${\bar{A}}_i=(s_{i,00}{A}_0+s_{i,01}{A}_1+s_{i,02}{A}_2)+(s_{i,10}{A}_0+s_{i,11}{A}_1+s_{i,12}{A}_2);$所述次级字多项式乘法器用于产生C_i＝A_iB_i；控制向量S2用于所述控制次数调整电路产生D＝D+(s_i，20+s_i，21xⁿ+s_i，22x²ⁿ+s_i，23x³ⁿ+s_i，24x⁴ⁿ)C_i存储于暂存器中，i=0,1,…,5；所述FPR电路用于产生最终结果C＝Dx^‑vmodF(x)。