| 发明名称 | 用于在测试集成在半导体晶片上的多个电子器件期间并行供应电力的电路 | ||
| 摘要 | 本发明涉及一种用于在多个电子器件（2）的电或电磁测试，诸如在EMWS或EWS或WLBI测试期间并行供应电力的电路架构，所述多个电子器件中的每个电子器件集成在相同半导体晶片（1）上，其中所述电子器件（1）通过集成技术整齐地提供在所述半导体晶片（1）上且具有由分离划片线（7）界定的边缘（5）。有利地，根据本发明，该电路架构包含：至少一个导电栅格（4），互连至少一组所述电子器件（2），且具有位于所述组的器件外部的部分（14）以及位于所述组的器件内部的部分（13）；所述导电栅格（4）的外部部分（14）还沿着所述分离划片线（7）延伸；该内部部分（13）在所述组的器件的至少一部分内延伸；在所述组的器件的至少一部分上提供所述导电栅格（4）的所述外部部分（14）和所述内部部分（13）之间的互连垫（6），所述互连垫（6）与所述内部和外部部分一起形成所述组的不同电子器件（2）公用的电源线。 | ||
| 申请公布号 | CN102177582B | 申请公布日期 | 2014.07.09 |
| 申请号 | CN200980139650.1 | 申请日期 | 2009.08.05 |
| 申请人 | 意法半导体股份有限公司 | 发明人 | A·帕加尼 |
| 分类号 | H01L23/58(2006.01)I;G01R31/28(2006.01)I | 主分类号 | H01L23/58(2006.01)I |
| 代理机构 | 中国专利代理(香港)有限公司 72001 | 代理人 | 李娜;蒋骏 |
| 主权项 | 一种用于在多个电子器件（2）的电或电磁测试期间并行供应电力的电路架构，所述多个电子器件中的每个电子器件集成在相同半导体晶片（1）上，其中所述电子器件（2）通过集成技术整齐地提供在所述半导体晶片（1）上且具有由分离划片线（7）界定的边缘（5），其特征在于，该电路架构包含：－至少一个导电栅格（4），互连至少一组所述电子器件（2），且具有位于所述组的器件外部的部分（14）以及位于所述组的器件内部的部分（13）；－所述导电栅格（4）的外部部分（14）还沿着所述分离划片线（7）延伸且与所述分离划片线（7）相交；－所述相同的导电栅格（4）的内部部分（13）在所述组的电子器件（2）的至少一部分内延伸；－在所述组的电子器件的至少一部分上提供的、所述导电栅格（4）的所述外部部分（14）和所述内部部分（13）之间的互连垫（6），所述互连垫（6）与所述内部和外部部分一起形成所述组的不同电子器件（2）公用的电源线，所述至少一组的每个电子器件（2）包含所述电子器件（2）的边缘（5）处的至少一个电源垫（8），用于与所述导电栅格（4）的外部部分（14）连接，并且所述导电栅格（4）的所述外部部分（14）形成在所述分离划片线（7）和所述组的电子器件（2）上的钝化层（15）之上。 | ||
| 地址 | 意大利布里安扎 | ||