一种支持高/标清同播的同步时钟分配系统

摘要

一种支持高/标清同播的同步时钟分配系统，系统的前端支持两路外同步信号并设计有两个同步时钟提取模块，两路外同步信号经过前端矩阵可任意分配给同步时钟提取模块；两个同步时钟提取模块采用高/标清兼容的同步提取芯片；系统的后端采用的是矩阵式设计，两个同步时钟提取模块提取的同步时钟为矩阵的输入，播出平台内每一个功能模块槽位对应一个矩阵输出，每一个播出平台内的功能模块按照需求选择所需要的同步时钟(高清/标清)。本系统可实现同一播出平台内需要同步的高/标清功能模块混插；方便各槽位内功能模块的同步时钟选取；降低播出系统成本。

主权项

一种支持高/标清同播的同步时钟分配系统，其特征在于：系统的前端支持两路外同步信号并设计有两个同步时钟提取模块，两路外同步信号经过前端矩阵可任意分配给同步时钟提取模块；两个同步时钟提取模块采用高/标清兼容的同步提取芯片；系统的后端采用的是矩阵式设计，两个同步时钟提取模块提取的同步时钟为矩阵的输入，播出平台内每一个功能模块槽位对应一个矩阵输出，每一个播出平台内的功能模块按照需求选择所需要的高清/标清同步时钟；利用两个模拟选择开关在所述系统的前端设计一个2×2矩阵，该矩阵实现同步时钟提取模块对输入外参考信号的选择，将一路REF信号分别接到两个模拟选择开关的一个输入脚，另一路REF信号分别接到两个模拟选择开关的另一个输入脚，两个模拟选择开关的输出给两个同步时钟提取模块提供参考信号，任一同步时钟提取模块均可通过模拟选择开关的输入选择脚选择所需要的外参考REF信号；同步时钟提取模块采用高/标清兼容的同步提取芯片从外参考信号中提取同步控制信号，将高/标清兼容的同步提取芯片提取的行、场同步信号送给同步锁相芯片，同步锁相芯片产生的高/标清同步时钟信号再经过差分信号选择开关选择与参考信号相同的同步时钟输出；在所述系统的后端，两路高/标清兼容的同步提取芯片提取的同步控制信号全部送给FPGA/CPLD，FPGA/CPLD为矩阵电路结构，每一个播出平台上的槽位均可从FPGA/CPLD获取一组独立的同步控制信号，而且每组同步控制信号均可在两路高/标清兼容的同步提取芯片提取的同步控制信号中选择其一；针对同步时钟，每一个槽位均配有一个差分信号选择开关，其两路输入口分别接入两个同步时钟提取模块的输出同步时钟。