多浮点操作数除运算控制器

摘要

一种多浮点操作数除运算控制器，包括命令字及其操作数写时序控制模块、操作数存储器、浮点操作数读时序控制模块、操作数配置运算控制模块；该控制器应用FPGA设计硬连接控制电路，内部产生写时序脉冲将指令的命令字和浮点操作数按顺序连续写入存储，在内部产生的读时序脉冲作用下，按顺序读出浮点操作数执行除法运算；写入最后一个浮点操作数之后，执行除法运算命令过程不受系统控制，系统能够转去处理其他指令程序；在执行除法运算的过程中，能够读出中间运算和最终运算结果；每条指令可有127个浮点操作数，一条指令相当于多条微处理器除法运算指令，减少了系统的取指和译码、浮点操作数和运算结果写回的传输操作过程，提高了处理速度。

主权项

一种多浮点操作数除运算控制器，实现多个32位符合IEEE754标准的浮点数除法运算，其特征在于：该控制器包括命令字及其操作数写时序控制模块（Ⅰ）、操作数存储器（Ⅱ）、浮点操作数读时序控制模块（Ⅲ）、操作数配置运算控制模块（Ⅳ）；所述命令字及其操作数写时序控制模块（Ⅰ）与操作数存储器（Ⅱ）、浮点操作数读时序控制模块（Ⅲ）、操作数配置运算控制模块（Ⅳ）连接；所述操作数存储器（Ⅱ）还与浮点操作数读时序控制模块（Ⅲ）、操作数配置运算控制模块（Ⅳ）连接；所述浮点操作数读时序控制模块（Ⅲ）还与操作数配置运算控制模块（Ⅳ）连接；所述命令字及其操作数写时序控制模块（Ⅰ）控制完成指令的写入和存储，需要占用系统总线；一条指令包括9位命令字和若干个操作数，操作数最多为127个；所述操作数存储器（Ⅱ）为双端口存储器，一个只写端口，一个只读端口，用于储存浮点操作数，以下称为操作数；所述浮点操作数读时序控制模块（Ⅲ）在内部读时序脉冲的控制下，自主完成浮点操作数从操作数存储器（Ⅱ）中的读出，不需要占用系统总线；所述操作数配置运算控制模块（Ⅳ）根据操作数存储器（Ⅱ）传输的第1个操作数的除法方式和类型，选通配置除法运算器的二个输入端的操作数1和操作数2，系统能够从操作数配置运算控制模块（Ⅳ）中读出中间运算结果和命令执行的最终运算结果。