一种SRAM的读取、缓存电路

摘要

本实用新型提供了一种SRAM的读取、缓存电路结构，该结构包括：可控缓存装置，由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和第五NMOS管组成；读取电路，由第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第六NMOS管和第七NMOS管组成。与现有技术相比，采用本实用新型提供的技术方案具有如下优点：通过同时实现对数据的读取和锁存的方法，减少了版图面积，简化了电路结构，降低了成本。

主权项

一种SRAM的读取、缓存电路，其中包括： 可控缓存装置，其至少包括第一PMOS管（P1）、第二PMOS管（P2）、第一NMOS管（N1）、第二NMOS管（N2）和第五NMOS管（N5），其中第一PMOS管（P1）和第二PMOS管（P2）的源极接在电源端口；第一PMOS管（P1）和第二PMOS管（P2）的漏极分别与第一NMOS管（N1）和第二NMOS管（N2）的漏极相连；第一PMOS管（P1）和第二PMOS管（P2）的栅极分别与第一NMOS管（N1）和第二NMOS管（N2）的栅极相连；同时，第一PMOS管（P1）和第一NMOS管（N1）的栅极与第二PMOS管（P2）和第二NMOS管（N2）的漏极相连；第二PMOS管（P2）和第二NMOS管（N2）的栅极与第一PMOS管（P1）和第一NMOS管（N1）的漏极相连；第一NMOS管（N1）和第二NMOS管（N2）的源极与第五NMOS管（N5）的漏极相连；第五NMOS管（N5）的源极接地；第五NMOS管（N5）的栅极通过一个反相器接到选择信号端口（SAEN）上； 读取电路，其至少包括第一PMOS管（P1）、第二PMOS管（P2）、第三NMOS管（N3）、第四NMOS管（N4）、第六NMOS管（N6）和第七NMOS管（N7），其中第一PMOS管（P1）的漏极和第二PMOS管（P2）的栅极与第三NMOS管（N3）的漏极相连；第三NMOS管（N3）的源极与第四NMOS管（N4）的漏极相连；第三NMOS管（N3）的栅极接在第一输出端（BL）上；第四NMOS管（N4）的栅极接在选择信号端口（SAEN）上；第四NMOS管（N4）的源极接地；第一PMOS管（P1）的栅极和第二PMOS管（P2）的漏极与第七NMOS管（N7）的漏极相连；第七NMOS管（N7）的栅极接在第二输出端（BLb）上；第七NMOS管（N7）的源极与第六NMOS管（N6）的漏极相连；第六NMOS管（N6）的栅极接在选择信号端口（SAEN）上；第 六NMOS管（N6）的源极接地。