基于FPGA的同步脉冲抖动抑制方法及系统

摘要

本发明公开了一种基于FPGA的同步脉冲抖动抑制方法及系统，通过先记录外部脉冲到达时刻，并缓冲在FPGA片上BlockRAM，然后预测下一个同步脉冲到达时刻，并依此触发产生本地同步脉冲，实现抖动消除，可同时满足缩短捕捉时间和高抖动抑制，提高了再生同步脉冲的抖动性能和稳定性，适用于对中低频同步信号处理，且实时性要求较高的场合。

主权项

1.一种基于FPGA的同步脉冲抖动抑制方法，其特征在于：包括以下步骤，步骤(1)，通过边沿检测器检测外同步脉冲的上升沿，并在上升沿到达时记录当前自由运行定时器的值，将该值作为当前时间戳t_n，写入FPGA的片上BlockRAM；步骤(2)，外同步信号上升沿过后，将BlockRAM中记录的时间戳取出构造序列{t_n}；步骤(3)，选取{t_n}的t₀、t₁、t₂、…、t_n共n+1个观测数据，构造差序列{Δt_n}，使得Δt_n＝t_n-t_n-1，利用{Δt_n}的均值来估计输入同步脉冲的间隔步骤(4)，选取序列{t_n}的t₁、t₂、…、t_n共n个观测数据构建基准序列{t_{s_n}}，使得t_{s_1}＝t₁＝t_{m_1}+ε₁、其中，t_{m_1}为对应t₁时外同步脉冲基准时刻，ε₁…ε_n为t_{s_1}…t_{s_n}相对于t_{m_1}的随机抖动，并用{t_{s_n}}的均值估计出主设备同步脉冲的基准时刻步骤(5)，构建线性估计方程根据已经估计的同步脉冲间隔和外同步脉冲基准时刻预测新的同步脉冲到达时刻步骤(6)，将减去需要偏移量后写入输出比较器的输出寄存器；步骤(7)，输出比较器不断比较本地自由运行的定时器和输出寄存器的值，一旦二者一致，触发同步脉冲再生器展宽输出本地同步脉冲。