降低ＳＲＡＭ漏电流之电路;SRAM LEAKAGE REDUCTION CIRCUIT

摘要

本发明系提供一种用以将一SRAM记忆体阵列的一虚接地节点维持于一足以维持资料保持的最低位准之方法与系统。一电路可将该虚接地节点维持于一VDD-(1.5*Vth)的虚接地参考电压，或于跨越该记忆格上维持1.5*Vth的电压，其中Vth为一SRAM记忆格电晶体的一临限电压，而VDD为一正供应电压。藉由追踪于该SRAM阵列内的该些记忆格电晶体的该Vth，该电路降低漏电流并同时维持资料完整性。一临限电压参考电路可包括一或更多个(并联)记忆格电晶体，或一特别接线的记忆格以追踪该记忆格电晶体临限电压。该虚接地参考电压的数值可根据一乘法器电路内的回授链元件之一比率。