低功耗流水线结构的相位累加器

摘要

本发明公开了一种低功耗流水线结构相位累加器，摒弃传统结构中通过级联D触发器增加延时的方法，通过改变频率控制字单元中D触发器的时钟信号来调节延时，从而减少频率控制字单元中D触发器数量，降低功耗。对于M级流水线结构的N比特相位累加器，传统结构需要N×(M+1)/2个D触发器，本发明提供方法只需要N+M+1个D触发器。本发明的低功耗流水线结构相位累加器具有设计简单、功耗低、频率变化快的特点。

主权项

一种低功耗流水线结构的相位累加器，其特征在于，该相位累加器包括频率控制字延时单元和累加器单元，且该频率控制字延时单元的输出端连接于该累加器单元的输入端，其中：频率控制字延时单元，用于将输入的频率控制字进行延时之后，送到该累加器单元；累加器单元，用于以流水线方式将接收的频率控制字进行累加，并经过延时之后输出累加结果；其中，所述频率控制字延时单元由N+M+1个D触发器单元构成，延时的长短由D触发器单元的时钟控制；在该频率控制字延时单元中，N比特频率控制字(201)被分成M组，每组L比特；每位频率控制字经过一个D触发器锁存后输出，且将这N个D触发器从高位到低位分为M组，每组L个D触发器的时钟由一个时钟信号控制；M个时钟信号由M+1个级联而成的D触发器产生，其中一个D触发器具有复位功能；这M+1个D触发器的时钟与累加器单元的时钟相同；在该频率控制字延时单元中，N比特频率控制字(201)被分成M组，每组L比特；每组L比特频率控制字分别与L比特D触发器单元(220、221、222、223)的输入端相连接，每个L比特D触发器单元(220、221、222、223)的时钟端分别与一个时钟信号相接；对于M级流水线相位累加器，M个D触发器单元需要M个时钟信号，且相邻级时钟信号相差一个周期。