基于FPGA的锋电位信号并行检测装置和方法

摘要

本发明公开了一种基于FPGA的锋电位信号并行检测装置和方法。该装置由若干个并行的模块构成，每个模块包括：信号接收器、信号分解/重构器、系数缓存器、系数处理器、信号检测器和信号输出器。该方法包括：接收待检测信号序列，并对其进行分解，得到分解后的系数序列；对分解后的系数序列进行处理，根据处理后的系数序列进行信号序列重构，从重构后信号序列中检测得到锋电位信号并输出。本发明通过实现信号分解/重构的流水处理的操作方式提高了信号处理速度，通过基于FPGA的单通道锋电位检测装置的模块化设计实现多通道的并行检测，提高了系统的处理效率。

主权项

一种基于FPGA的锋电位信号并行检测方法，该锋电位信号并行检测方法由锋电位信号并行检测装置实施，该锋电位信号并行检测装置由若干个并行的模块构成，每个模块包括：信号接收器、信号分解/重构器、系数缓存器、系数处理器、信号检测器和信号输出器，其特征在于，所述的锋电位信号并行检测方法包括：（1）信号接收器对信号分解/重构器的工作状态进行判断，当信号分解/重构器的工作状态为空闲时，信号接收器接收待检测信号序列再传输至信号分解/重构器；所述的待检测信号序列为植入式脑‑机接口中微阵列电极中一路电极所采集得到的神经信号序列；（2）信号分解/重构器对接收到的待检测信号序列按照选定分解滤波器组进行分解，得到分解后的系数序列并传输至系数缓存器中存放；（3）将存放于系数缓存器的分解后的系数序列输送至系数处理器进行处理，得到处理后的系数序列并传输至系数缓存器中存放；（4）将存放于系数缓存器的处理后的系数序列输送至信号分解/重构器，信号分解/重构器按照选定重构滤波器组对处理后的系数序列进行重构，然后将重构后信号序列传输至信号检测器；（5）信号检测器对接收到的重构后信号序列按照幅度阈值法检测得到锋电位信号，并传输至信号输出器；（6）信号输出器将接收到的检测所得锋电位信号输出；所述步骤（2）中，信号分解/重构器对接收到的待检测信号序列按照选定分解滤波器组进行分解得到分解后的系数序列的过程如下：第一层分解：将信号接收器接收的待检测信号序列根据奇偶序号分为奇数信号序列和偶数信号序列，将所述的奇数信号序列送入高通分解滤波器组，所述的偶数信号序列送入低通分解滤波器组，获得第一分解近似系数序列和第一分解细节系数序列；第二层分解：将第一层分解得到的第一分解近似系数序列作为第二层分解滤波器组的输入源信号，并根据奇偶序号分为奇数信号序列和偶数信号序列，将所述的奇数信号序列送入高通分解滤波器组，所述的偶数信号序列送入低通分解滤波器组，获得第二分解近似系数序列和第二分解细节系数序列；第三层分解：将第二层分解得到的第二分解近似系数序列作为第三层分解滤波器组的输入源信号，并根据奇偶序号分为奇数信号序列和偶数信号序列，将所述的奇数信号序列送入高通分解滤波器组，所述的偶数信号序列送入低通分解滤波器组，获得第三分解近似系数序列和第三分解细节系数序列；第四层分解：将第三层分解得到的第三分解近似系数序列作为第四层分解滤波器组的输入源信号，并根据奇偶序号分为奇数信号序列和偶数信号序列，将所述的奇数信号序列送入高通分解滤波器组，所述的偶数信号序列送入低通分解滤波器组，获得第四分解近似系数序列和第四分解细节系数序列；第五层分解：将第四层分解得到的第四分解近似系数序列作为第五层分解滤波器组的输入源信号，并根据奇偶序号分为奇数信号序列和偶数信号序列，将所述的奇数信号序列送入高通分解滤波器组，所述的偶数信号序列送入低通分解滤波器组，获得第五分解近似系数序列和第五分解细节系数序列，分解结束。