基于FPGA的伪随机序列发生器及其生成方法

摘要

本发明实施例提供了一种基于FPGA的伪随机序列发生器及其生成方法，所述的伪随机序列发生器包括控制单元、时钟单元以及FPGA，其中，所述的控制单元，用于采集用户输入的伪随机序列参数，根据所述的伪随机序列参数生成用户指令，并将所述的用户指令发送至所述的FPGA；所述的时钟单元，用于向所述的FPGA提供时钟脉冲；所述的FPGA具体包括：处理器接口、周期累加器、伪随机序列生成单元、边沿生成单元以及序列成形单元。以FPGA作为主要功能部件，辅以少量的模拟器件，解决了现有技术中的伪随机序列发生器产生的码元速率的分辨率和精确度均较差的技术问题。

主权项

一种基于FPGA的伪随机序列发生器，其特征是，所述的伪随机序列发生器包括控制单元、时钟单元以及FPGA，其中，所述的控制单元，用于采集用户输入的伪随机序列参数，根据所述的伪随机序列参数生成用户指令，并将所述的用户指令发送至所述的FPGA；所述的时钟单元，用于向所述的FPGA提供时钟脉冲；所述的FPGA具体包括：处理器接口，用于解析所述的用户指令，得到伪随机序列参数，所述的伪随机序列参数包括频率控制字、序列阶数、反馈系数、边沿幅度系数以及边沿时间阈值；周期累加器，用于根据所述的时钟脉冲以及所述的频率控制字生成相码；伪随机序列生成单元，用于根据所述的反馈系数以及所述的相码生成伪随机序列；边沿生成单元，用于根据所述的相码、所述的伪随机序列以及所述的边沿幅度系数构造所述伪随机序列的上边沿以及下边沿；序列成形单元，用于根据所述的相码、所述的上边沿以及下边沿、所述的伪随机序列生成边沿时间可控的数字化的伪随机序列。