一种FPGA加密数据流的解密电路及解密方法

摘要

本发明公开了一种FPGA加密数据流的解密电路，包括：数据输入接口、指令解码器、移位寄存器、密钥存储器、密钥界面模块、密钥扩展模块以及解密模块；数据输入接口分别连接指令解码器和解密模块；指令解码器连接移位寄存器和密钥界面模块；密钥界面模块连接密钥存储器和密钥扩展模块；其中，数据输入接口用于输入加密的数据文件或密钥指令，并将加密的数据文件送到解密模块，或将密钥指令送到指令解码器。本发明实施例的FPGA加密数据流的解密电路及方法，有专门的非易失性密钥存储电路用以存储多个密钥，可进行多重加密和损坏加密，不但没有增加解密电路的复杂度和降低解密电路的编程速度，而且增强了加密数据的安全性，使FPGA的解加密更加可靠安全。

主权项

一种FPGA加密数据流的解密电路，其特征在于，所述解密电路包括：数据输入接口、指令解码器、移位寄存器、密钥存储器、密钥界面模块、密钥扩展模块以及解密模块；所述数据输入接口分别连接所述指令解码器、移位寄存器和解密模块；所述指令解码器连接所述移位寄存器和密钥界面模块；所述密钥界面模块连接所述密钥存储器和密钥扩展模块；其中，所述数据输入接口用于输入加密的数据文件或密钥指令，并将所述加密的数据文件送到所述解密模块，或将所述密钥指令送到所述指令解码器；当所述密钥指令为密钥写入指令时，所述数据输入接口接收输入的数据文件为密钥，所述指令解码器根据所述密钥写入指令将所述密钥移入所述移位寄存器，当所述移位寄存器位满后，将所述密钥加载到所述密钥界面模块中的密钥移位寄存器上，并写入到所述密钥存储器进行存储；当所述密钥指令为数据解密指令时，所述数据输入接口接收输入的数据为加密数据流，所述加密数据流经字节整合后进入到所述解密模块；所述指令解码器根据所述数据解密指令从所述密钥存储器中选取相应的AES密钥，送至所述密钥界面模块中的密钥移位寄存器，所述密钥扩展模块对所述密钥移位寄存器中的AES密钥进行扩展操作后送至所述解密模块；所述解密模块结合所述扩展后的AES密钥，对所述加密数据流进行解密。