数字双链延迟锁相环

摘要

本发明公开了一种数字双链延迟锁相环，该数字双链延迟锁相环包括延迟单元余数链、鉴相器、锁定控制单元以及两条延迟链，其中，两条延迟链包括由多个延迟单元组成的延迟链和多级补偿延迟单元组成的补偿链，延迟单元包括交错颠倒设置的粗调链延迟单元和细调链延迟单元；参考时钟先后经过粗调链延迟单元和细调链延迟单元，粗调链延迟单元输入，细调链延迟单元输出，同时，参考时钟经过补偿链的多级补偿延迟单元，由鉴相器将补偿链输出时钟与参考时钟进行比较，输出鉴相结果，根据该鉴相结果由锁定控制单元调整输出时钟，如果输出时钟领先于参考时钟，则延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器鉴定两个时钟信号同步，系统锁定。

主权项

一种数字双链延迟锁相环，其特征在于，该数字双链延迟锁相环包括延迟单元余数链、鉴相器、锁定控制单元以及两条延迟链，其中，两条延迟链包括由多个延迟单元组成的延迟链和多级补偿延迟单元组成的补偿链，延迟单元包括交错颠倒设置的粗调链延迟单元和细调链延迟单元；参考时钟从延迟链的第一个延迟单元输入，先后经过粗调链延迟单元和细调链延迟单元，然后进入下一个延迟单元，粗调链延迟单元输入，细调链延迟单元输出，经过延迟选择进入鉴相器或通过延迟单元余数链进入鉴相器，同时，参考时钟经过补偿链的多级补偿延迟单元，经过延迟补偿进入鉴相器，由鉴相器将补偿链输出时钟与参考时钟进行比较，输出鉴相结果，根据该鉴相结果由锁定控制单元调整输出时钟，如果输出时钟领先于参考时钟，则延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器鉴定两个时钟信号同步，系统锁定。