差分电流采样电路

摘要

本发明公开了一种差分电流采样电路。该电路的采样电流输入端接第二NMOS晶体管的漏极；电压输出端接第一NMOS晶体管的源极；控制脉冲输入端接第一NMOS晶体管的栅极；第一PMOS晶体管的源极接电压源，漏极接第三NMOS晶体管的漏极，栅极接第四NMOS晶体管的漏极、第一NMOS晶体管的漏极、第二PMOS晶体管的栅极和漏极；第二PMOS晶体管的源极接电压源；第二NMOS晶体管的栅极接第三NMOS晶体管的栅极和第四NMOS晶体管的栅极；第二NMOS晶体管的源极、第三NMOS晶体管的源极和第四NMOS晶体管的源极均接地。采用MOS管电路，在集成电路中占用面积小，工艺兼容，速度也较快。

主权项

一种差分电流采样电路，包括采样电流输入端（Io）、电压输出端（Vo）和控制脉冲输入端（MPG），其特征在于，还包括两只PMOS晶体管（P1～P2）和四只NMOS晶体管（N1～N4）；采样电流输入端（Io）连接至第二NMOS晶体管（N2）的漏极；电压输出端（Vo）连接至第一NMOS晶体管（N1）的源极；控制脉冲输入端（MPG）连接至第一NMOS晶体管（N1）的栅极；所述第一PMOS晶体管（P1）的源极连接至电压源（VCC），漏极连接至第三NMOS晶体管（N3）的漏极，栅极连接至第四NMOS晶体管（N4）的漏极、第一NMOS晶体管（N1）的漏极、第二PMOS晶体管的栅极和漏极；所述第二PMOS晶体管（P2）的源极连接至电压源（VCC）；所述第二NMOS晶体管（N2）的栅极连接至第三NMOS晶体管（N3）的栅极和第四NMOS晶体管（N4）的栅极；所述第二NMOS晶体管（N2）的源极、第三NMOS晶体管（N3）的源极和第四NMOS晶体管（N4）的源极均接地（GND）。