一种多路数据高速采集合并方法及装置

摘要

本发明提供了一种多路数据高速采集合并方法及装置，采用FPGA控制器与多路一次设备相连，再将合并后的数据发送给二次设备，FPGA控制器内部设有光串口通信模块、数据同步处理模块和数据发送模块，光串口通信模块内部又包括线路空闲检测模块、光串口数据接收模块、串口数据缓存模块和数据整理模块，数据同步处理模块内部又包括时标及通道数据检测模块、线性插值运算模块和同步数据缓存模块。本发明能够有效实现一次设备和二次设备之间的数据同步，并且成本较低、可靠性强、实时性好，能够完全符合一次设备和二次设备之间的接口要求。

主权项

1.一种多路数据高速采集合并方法，采用FPGA控制器与多路一次设备相连，再将合并后的数据发送给二次设备，其特征在于：所述FPGA控制器内部设有光串口通信模块、数据同步处理模块和数据发送模块，所述光串口通信模块内部又包括线路空闲检测模块、光串口数据接收模块、串口数据缓存模块和数据整理模块，所述数据同步处理模块内部又包括时标及通道数据检测模块、线性插值运算模块和同步数据缓存模块，所述多路数据高速采集合并方法包括如下步骤：步骤1，由多路一次设备分别将采集的数据帧发送给线路空闲检测模块的不同输入端，线路空闲检测模块对每个输入端的状态进行监测，如果某个输入端的状态为数据传送态，表明与这个输入端相连的一次设备有数据帧发送过来，于是将这路一次设备对应的数据帧转发给光串口数据接收模块，光串口数据接收模块再将这路一次设备对应的数据帧存入串口数据缓存模块；步骤2，由数据整理模块读取串口数据缓存模块中的每路一次设备对应的数据帧，并将每路一次设备对应的数据帧以1个状态数据段、8个通道数据段和1个校验数据段依次排列，每个数据段的位数相同，状态数据段用于判断每路一次设备对应的数据帧的有效性，校验数据段用于判断每路一次设备对应的数据帧的正确性，若判断某路一次设备对应的数据帧有效且正确，则将这路一次设备对应的8个通道数据段作为通道数据发送给时标及通道数据检测模块，若判断某路一次设备对应的数据帧无效或错误，则将预设的恒定值作为通道数据发送给时标及通道数据检测模块；步骤3，由时标及通道数据检测模块设定每路一次设备对应的左时标数据缓存区和右时标数据缓存区，并接收同步时钟信号，在同步时钟信号未到前，将接收到的每路一次设备对应的通道数据覆盖存入对应的左时标数据缓冲区，作为每路一次设备对应的左通道值y_k，在同步时钟信号到来后，将接收到的每路一次设备对应的第一个通道数据存入对应的右时标数据缓冲区，作为每路一次设备对应的右通道值y_k+1，同时记录对应于每路一次设备在同步时钟信号到来后的第一个通道数据到来时刻x_k+1，并将第一个通道数据到来时刻x_k+1与同步时钟到来时刻x作差，得到每路一次设备对应的右时间差为x_k+1-x，每路一次设备对应的数据帧采集周期为x_k+1-x_k，将每路一次设备对应的数据帧采集周期x_k+1-x_k减去右时间差x_k+1-x，得到每路一次设备对应的左时间差x-x_k，再将每路一次设备对应的左通道值y_k、右通道值y_k+1、左时间差x-x_k和右时间差x_k+1-x发送给线性插值运算模块；步骤4，由线性插值运算模块将每路一次设备对应的左通道值y_k、右通道值y_k+1、左时间差x-x_k和右时间差x_k+1-x带入公式计算出在同一同步时钟信号下每路一次设备对应的线性插值，并将每路一次设备对应的线性插值存入同步数据缓存模块，完成多路数据的采集与合并；步骤5，由二次设备读取同步数据缓存模块内缓存的每路一次设备对应的线性插值。