一种自适应多种IO电源的低电压差分信号驱动器

摘要

本发明公开了一种自适应多种IO电源的低电压差分信号驱动器，其包括：差分转换模块，用于将内核低压的数字信号转换成差分电压信号；预放大器，用于将差分电压信号进行放大处理，输出正、负两路电压信号；驱动放大电路，用于对预放大器的正、负两路输出信号进行放大处理，获得驱动器的输出。本发明利用偏置随电源变化而自动变化，并改造运放的控制范围，形成新的线路装置。这种通过低压内核电路和高压IO电路分开的拓扑结构，和来源于内核低压又灵活的适应IO高压的偏置，适应内核电压从低压0.9v到1.5v，IO电压从1.8v到高压5v的微电子电路中，并可用于多路LVDS驱动器中，能传递的数据的速率达到1G比特率(bps)。

主权项

一种自适应多种IO电源的低电压差分信号驱动器，其特征在于，所述驱动器包括： 差分转换模块，用于将内核低压的数字信号转换成差分电压信号； 预放大器，用于将所述差分电压信号进行放大处理，输出正、负两路电压信号； 驱动放大电路，用于对所述预放大器的正、负两路输出信号进行放大处理，获得所述驱动器的输出； 偏置模块，用于根据内核低压和IO电源产生五个偏置电压，这五个偏置电压是VREF1、VREF2、VREF3、VREF_POP和VREF_NOP，其中，在偏置模块中，内核低压通过一个电阻RL1连接到NMOS管MLN1的漏极，NMOS管MLN1的栅漏相连，NMOS管MLN1的源极接地；NMOS管MLN2的栅极和NMOS管MLN1的栅极相连，NMOS管MLN2的源极接地；NMOS管MLN2的漏极和PMOS管MBP3的漏极相连，PMOS管MBP3的栅漏相连，PMOS管MBP3的源极接IO电源，PMOS管MBP4、PMOS管MBP5、PMOS管MBOP的栅极和PMOS管MBP3的栅极相连，PMOS管MBP4、PMOS管MBP5、PMOS管MBOP的源极接到IO电源；PMOS管MBP4的漏端和NMOS管MBN3的漏端相连，NMOS管MBN3的源极和NMOS管MBN1的漏极相连，NMOS管MBN3的栅极和PMOS管MBP6的漏极以及NMOS管MBN6的漏极相连；PMOS管MBP6的栅漏相连，NMOS管MBN6的栅漏相连，PMOS管MBP6的源极接IO电源，NMOS管MBN6的源极接地； PMOS管MBP5的漏极和NMOS管MBN4的漏极相连，NMOS管MBN4的源极和NMOS管MBN2的漏极相连，并提供偏置电压VREF1，NMOS管MBN4的栅极和反相器INV1和反相器INV2的输出相连； NMOS管MBN2的源极接地，NMOS管MBN2的栅极和NMOS管MBN1的栅极连接，PMOS管MBOP的漏极和NMOS管MBON1的漏极相连，NMOS管MBON1的栅漏相连，并输出偏置电压VREF_NOP，且NMOS管MBON1的源极接地； 反相器INV1的输入端和电阻RL2的一端以及电阻RL3的一端相连，电阻RL2的另一端连接到IO电源，电阻RL2、电阻RL3、电阻RL4依次串联连接，电阻RL4和电阻RL3串联连接的那个端子和反相器INV2的输入端相连，电阻RL4的另一个端子连接到NMOS管MBN5的漏极，NMOS管MBN5的栅极连接到所述偏置电压VREF1，NMOS管MBN5的源极和电阻RL6的一端相连，电阻RL6的另一端连接到地；NMOS管MBN4的源极和NMOS管MBN9的栅极相连，NMOS管MBN9的源极和漏极接地，形成了一个MOS电容； 一N型运算放大器1的正相输入端以及NMOS管MBN8的源极均连接到内核低压；所述N型运算放大器1的输出端接到PMOS管MBP9和PMOS管MBOP1的栅极，并形成偏置电压VREF_POP；PMOS管MBP9的源极接IO电源，PMOS管MBP9的漏极连接到电阻RL7的一端和所述N型运算放大器1的负相输入端，形成缓冲器结构；N型运算放大器1的偏置为偏置电压VREF_NOP；电阻RL7的另一端接地，PMOS管MBOP1的漏极输出偏置电压VREF3； NMOS管MBN8的栅漏相连形成偏置电压VREF2，PMOS管MBP8的漏极和NMOS管MBN8的栅极相连；PMOS管MBP8的源极接IO电源，PMOS管MBP8的栅极和PMOS管MBP7的栅漏极相连；PMOS管MBP7的源极接IO电源，PMOS管MBP7的栅漏极相连，并且PMOS管MBP7的栅极和PMOS管MBP8的栅极、NMOS管MBN7的漏极相连，NMOS管MBN7的源极接地，NMOS管MBN7的栅极连接偏置电压VREF1。