一种差分的浮栅型DRAM存储单元

摘要

本发明公开了一种差分的浮栅型DRAM存储单元，包括单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，M1和M2的上面是源线SL控制电路模块，M1和M2的下面是位线BL控制电路模块和灵敏放大电路模块，M1和M2的源极分别作为存储单元的两根源线SL1和SL2；M1和M2的漏极分别作为存储单元的两根位线BL1和BL2；M1和M2的第二层栅极作为存储单元的控制栅CG1和CG2。本发明的工艺和单管浮栅动态存储器的工艺一样，设计难度小，设计成本低；采用差分输入方案，不需要设计复杂度灵敏性很高的基准参考电路，差分输入可以扩大了读操作时的可区分电流范围，读操作可靠性得到明显增强。

主权项

一种差分的浮栅型DRAM存储单元，其特征在于：包括单管浮栅动态存储单元晶体管M1和单管浮栅动态存储单元晶体管M2，所述晶体管M1和晶体管M2的上面是源线SL控制电路模块，所述晶体管M1和晶体管M2的下面是位线BL控制电路模块和灵敏放大电路模块，所述晶体管M1和所述晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述晶体管M1和所述晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述晶体管M1和所述晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2。