基于延迟的双轨预充逻辑输入转换器

摘要

本发明涉及集成电路技术领域，公开了一种基于延迟的双轨预充逻辑输入转换器，其在传统动态反相器电路的基础上增加了4个分别由时钟信号CLK和时钟的延迟Δ得到的信号CKD控制的PMOS管，用来在求值阶段到来Δ时间后，对节点M和N进行充电。也就是说，在时钟低电平刚到时，M和N会根据数据信号A的不同，其中一个被充电到高电平。而经过Δ时间之后，M和N都会被充电到高电平，进而实现CMOS-to-DDPL转换器的功能。该电路相比现有转换器，不仅结构更加简单，而且不存在竞争电流，功耗更低，同时求值路径短，转换速度也会更快。

主权项

1.一种基于延迟的双轨预充逻辑输入转换器，其特征在于，包括7个PMOS管P1～P7，2个NMOS管N1～N2，以及2个反相器F1～F2，其中，P1的漏端与P4的源端连接，P4的漏端与反相器F1的一端连接，所述反相器F1的一端还与N1的一端漏端连接，所述N1的漏端还与P6的漏端连接，P6的源端与P2的漏端连接，所述P2的漏端还与P7的源端连接，P7的漏端与N2的漏端连接，所述N2的漏端还与F2的一端连接，所述F2的一端还与P5的漏端连接，P5的源端与P3的漏端连接，且P1～P3由时钟信号CLK控制，P4～P5由时钟信号CLK延迟时间△后得到的信号CKD控制，P6的栅端和P7的栅端分别连接输入信号A和，F2的另一端和F1的另一端分别连接输出信号Y和。