发明名称 |
提高通信系统频谱效率的编码系统及方法 |
摘要 |
本发明涉及通信技术。本发明解决了现有通信系统对传输的数据速率要求高而传输带宽有限的问题,提供了一种提高通信系统频谱效率的编码系统及方法,其技术方案可概括为:提高通信系统频谱效率的编码系统,包括数据输入模块、数据分段模块、串并变换模块、电平位置联合编码模块、成型滤波模块及数据输出模块,所述数据输入模块与数据分段模块连接,数据分段模块与串并变换模块连接,串并变换模块与电平位置联合编码模块连接,成型滤波模块与电平位置联合编码模块连接,数据输出模块与成型滤波模块连接。本发明的有益效果是,提高频谱效率,适用于编码系统。 |
申请公布号 |
CN103731241A |
申请公布日期 |
2014.04.16 |
申请号 |
CN201410030097.0 |
申请日期 |
2014.01.22 |
申请人 |
四川大学 |
发明人 |
夏文龙;周渊平 |
分类号 |
H04L1/00(2006.01)I |
主分类号 |
H04L1/00(2006.01)I |
代理机构 |
成都虹桥专利事务所(普通合伙) 51124 |
代理人 |
李凌峰 |
主权项 |
提高通信系统频谱效率的编码系统,其特征在于,包括数据输入模块、数据分段模块、串并变换模块、电平位置联合编码模块、成型滤波模块及数据输出模块,所述数据输入模块与数据分段模块连接,数据分段模块与串并变换模块连接,串并变换模块与电平位置联合编码模块连接,成型滤波模块与电平位置联合编码模块连接,数据输出模块与成型滤波模块连接;所述数据分段模块用于对数据输入模块输入的原始数据按照每M个比特为一组进行分段,所述M为大于2的整数,且为偶数,并将分段后的数据段传输给串并变换模块;所述串并变换模块用于将每一个数据段中的数据,以每两个比特为一组,进行串行到并行的数据流变换,变换完成后传输给电平位置联合编码模块;所述电平位置联合编码模块用于将两位高低电平表示的输入二进制数据编码为预设位置输出的一位二进制数据,让其中的一个比特位控制输出电平,另外一个比特位控制输出的位置,若当前输出位置不是预设位置,则在当前位置插入一个标记符号,在下一个预设位置输出一位编码,完成编码,并将编码完成后的数据传输给成型滤波模块;所述成型滤波模块用于对编码完成后的数据进行码元成型滤波,使输出波形的带宽限定在有限的范围内,并将成型滤波完成后的数据通过数据输出模块进行输出。 |
地址 |
610065 四川省成都市武侯区一环路南一段24号 |