主权项 |
1.一种采用浮栅MOS管的脉冲D型触发器,其特征在于:包括对时钟信号进行反相延迟的反相器链、一对差动配置的下拉多输入浮栅MOS管、一对交叉耦合的pMOS管和两个输出反相器;所述对时钟信号进行反相延迟的反相器链由反相器串接而成,包括:第一反相器X1、第二反相器X2和第三反相器X3;所述第一反相器X1的输入端接时钟信号clk,该第一反相器X1的输出端接所述第二反相器X2的输入端,该第二反相器X2的输出端接所述第三反相器X3的输入端,该第三反相器X3的输出端形成时钟信号的反相延迟信号节点clkp;所述一对差动配置的下拉多输入浮栅MOS管,包括:第一n型多输入浮栅MOS管m1和第二n型多输入浮栅MOS管m2;所述第一n型多输入浮栅MOS管m1,该管的源极接地,该管的漏极接中间输出端,标记为第一中间输出节点<img file="FDA0000439850530000011.GIF" wi="104" he="93" />该第一多输入浮栅MOS管m1的4个输入栅极分别接数据输入信号D、所述时钟信号clk、所述时钟反相延迟信号节点clkp和地;所述第二n型多输入浮栅MOS管m2,该管的源极接地,该管的漏极接另一中间输出端,标记为第二中间输出节点Q<sub>m</sub>,该第二多输入浮栅MOS管m2的4个输入栅极分别接反相数据输入信号<img file="FDA0000439850530000012.GIF" wi="81" he="76" />所述时钟信号clk、所述时钟反相延迟信号节点clkp和地;所述一对交叉耦合的pMOS管,包括p型MOS管m3和p型MOS管m4;所述p型MOS管m3,该管的源极接电源V<sub>DD</sub>,该管的漏极接所述第一中间输出节点<img file="FDA0000439850530000013.GIF" wi="102" he="94" />该管的栅极接所述第二中间输出节点Q<sub>m</sub>;所述p型MOS管m4,该管的源极接电源V<sub>DD</sub>,该管的漏极接所述第二中间输出节点Q<sub>m</sub>,该管的栅极接所述第一中间输出节点<img file="FDA0000439850530000014.GIF" wi="92" he="100" />所述两个输出反相器,包括:第四输出反相器X4和第五输出反相器X5;所述第四输出反相器X4,该第四输出反相器X4的输入端接所述第一中间输出节点<img file="FDA0000439850530000015.GIF" wi="97" he="95" />该第四输出反相器X4的输出端形成所述D触发器的第一输出信号Q;所述第五输出反相器X5,该第五输出反相器X5的输入端接所述第二中间输出节点Q<sub>m</sub>,该第五输出反相器X5的输出端形成所述D触发器的第二输出信号<img file="FDA0000439850530000016.GIF" wi="81" he="94" /> |