使用Perl语言对电路verilog网表描述进行可测性设计的系统及方法

摘要

使用Perl语言对电路Verilog网表描述进行可测性设计的系统及方法，涉及集成电路可测性设计技术领域。本发明的目的是为可测性设计人员提供便捷的实现过程，提高电路可测性设计的效率和正确性，增加电路的可测性和可靠性，同时降低电路的测试成本。Verilog网表解析模块完成对待进行可测性设计的电路网表的解析过程，获得必要的信息；电路层次展开模块完成对使用自顶向下方式设计的电路的展开过程，使电路网表以底层元件的方式直接描述；触发器替换模块完成不可测触发器的替换过程，使其成为具有可测性的触发器；扫描链连接模块完成扫描链的连接；测试封装模块完成对最后的测试封装。本发明完全适于集成电路的可测性设计。

主权项

一种使用Perl语言对电路Verilog网表描述进行可测性设计的系统，其特征在于：所述系统包括：Verilog网表解析模块：用于完成对待进行可测性设计的电路网表的解析过程，获得电路的结构信息、触发器信息、端口信息，并将电路的结构信息输出给电路层次展开模块、电路的触发器信息输出给触发器替换模块和扫描链连接模块、电路的端口信息输出给测试封装模块；电路层次展开模块：用于读取的电路的结构信息并根据该信息将层次化的电路结构展开成由最底层单元直接构成的电路结构以Verilog的形式输出；还用于将电路中使用的触发器的详细情况送给触发器替换模块，完成对使用自顶向下方式设计的电路的展开过程，使电路网表以底层元件的方式直接描述；触发器替换模块：用于读取的电路的触发器信息并根据该信息将电路层次展开模块输出的网表文件中的所有触发器替换成可测性的触发器，并以Verilog语言格式输出替换后的电路描述文件；还用于将电路的触发器信息传递给扫描链连接模块；从而完成不可测触发器的替换过程，使其成为具有可测性的触发器；扫描链连接模块：用于读取的电路的触发器信息并根据该信息将触发器替换模块输出电路中的可测性触发器按要求连接成内部扫描链，同时将连接后的电路以Verilog语言形式输出，并将内部扫描链连接信息输出给测试封装模块；完成扫描链的连接；测试封装模块：用于读取的电路的端口信息并根据该信息以及内部扫描链连接模块输出的扫描链连接信息，添加边界扫描单元，并按照用户要求将边界扫描单元与内部扫描链连接，构成测试扫描链，同时为电路加上IEEE1500标准的测试Wrapper，完成对最后的测试封装。