数字信号路由电路

摘要

一种集成电路被用于数字信号路由。该集成电路具有模拟和数字输入和输出，包含用于连接到其他集成电路的数字接口。包含数字接口的输入充当数据源。包含数字接口的输出充当数据目的地。该集成电路也包含信号处理块，该信号处理块可以充当数据源和数据目的地。信号路由借助乘累加块来实现，该乘累加块从一个或多个数据源中提取数据，并且在任何所要求的缩放之后，生成用于数据目的地的输出数据。来自数据源的数据被缓冲长达数据采样时钟的整个周期，以使得该乘累加块可以在该周期中的任何点取得数据，并且该乘累加块的输出数据被缓冲长达该数据采样时钟的整个周期，以使得该数据目的地可以在该周期中的任何点取得该数据。由用户或软件通过供给到该设备的配置数据，可以限定多个信号路径。该乘累加块在时分复用的基础上运行，以使得在该采样时钟的一个周期内可以处理多个信号路径。每个信号路径具有相应的采样时钟率，并且具有不同采样时钟率的路径可以通过该乘累加块在时分复用基础上彼此独立地被路由。因此，处于8kHz或16kHz的语音信号可以与处于44.1kHz或48kHz的音频数据并行地被处理。

主权项

一种集成电路，包括：数字混合核，可配置为组合多个音频数据样本流，所述数字混合核包括：多个数字信号处理块，其中所述数字信号处理块中的每一个包括一源端口和一目的地端口，所述数字信号处理块中的每一个可配置为：在所述目的地端口以一相应的采样时钟率接收音频数据样本流，处理接收到的音频数据样本流，并且从所述源端口以所述相应的采样时钟率发送已处理的音频数据样本流；时钟生成器，可配置为生成至少一个数据时钟；以及混合构件，所述混合构件包括：混合器，包括乘累加器，所述乘累加器包括一乘累加器输入和一乘累加器输出，所述混合器可配置为响应于所述数据时钟来组合音频数据样本；源选择器，包括多个源选择器输入和一源选择器输出，所述源选择器输出连接至所述乘累加器输入，多个源缓冲器，所述源缓冲器中的每一个相应地连接在一所述源端口与一所述源选择器输入之间，每个源缓冲器可配置为临时存储一相应的所述所发送的音频数据样本流中的一个样本，其中所述源选择器可配置为响应于源选择器控制信号来将所述相应的源缓冲器中的任何一个耦合至所述乘累加器输入；目的地选择器，包括一目的地选择器输入和多个目的地选择器输出，所述目的地选择器输入连接至所述乘累加器输出，多个目的地缓冲器，每个目的地缓冲器相应地连接在一所述目的地端口与一所述目的地选择器输出之间，每个目的地缓冲器可配置为临时存储一相应的所述组合的音频数据样本流中的一个样本，其中所述目的地选择器可配置为响应于一目的地选择器控制信号来将所述相应的目的地缓冲器中的任何一个耦合至所述乘累加器输出；以及可编程存储电路系统，可配置为存储多个配置数据组，所述多个配置数据组中的每一个分别限定一个信号路径，所述信号路径包括至 少两个源端口和一目的地端口；以及控制器，耦合至所述可编程存储电路系统、所述源选择器和所述目的地选择器，所述控制器被配置为接收多个配置数据，并且利用源选择器控制信号来控制所述源选择器，利用目的地选择器控制信号来控制所述目的地选择器，以在相应的采样时钟的每个周期内，响应于所述数据时钟在时分复用的基础上建立多个相应的所述所限定的信号路径中的每一个。