减小输出信号时域不连续的DDS调制系统

摘要

本发明涉及一种减小输出信号时域不连续的DDS调制系统。本发明的DDS调制系统引入3个缓冲逻辑、1个溢出自动检测逻辑、1个MUX开关和1个DEMUX开关。由于在输入选择路由逻辑输出的频率、相位、幅度控制字后分别加入由溢出自动检测逻辑控制的缓冲逻辑，实现了当频率、相位、幅度信号发生更新时，也不会立即影响DDS调制通路参数。因此，本发明可实现DDS调制系统参数只在特定通路状态下更新，从而大大减小了DDS调制系统输出信号在时域的不连续性，同时，本发明的DDS调制系统还具有抗干扰性。本发明电路可广泛应用于基于DDS方式的数字通信领域。

主权项

一种减小输出信号时域不连续的DDS调制系统，其特征在于它包括：一个输入选择路由逻辑，其四个输入端分别与外部输入信号控制字CW1、外部输入信号控制字CW2、外部输入调制模式信号Mode、基带信号Sign相连，它分别输出DDS调制系统的控制信号FCW、POW、ACW；和一个缓冲逻辑1，其一个输入端与输入选择路由逻辑的输出信号FCW相连，其另一个输入端接DEMUX选择开关的输出端C，它对输入选择路由逻辑的输出信号FCW进行缓冲，如果C为高脉冲，即有效，输出FCW_buf等于输入FCW，如果C无效，则输入FCW不影响输出FCW_buf，输出继续保持先前值；和一个缓冲逻辑2，其一个输入端与输入选择路由逻辑的输出信号POW相连，其另一个输入端接DEMUX选择开关的输出端D，它对选择路由逻辑的输出信号POW进行缓冲，如果D为高脉冲，即有效，输出POW_buf等于输入POW，如果D无效，则输入POW不影响输出POW_buf，输出继续保持先前值；和一个缓冲逻辑3，其一个输入端与输入选择路由逻辑的输出信号ACW相连，其另一个输入端接DEMUX选择开关的输出端C，它对选择路由逻辑的输出信号ACW进行缓冲，如果C为高脉冲，即有效，输出ACW_buf等于输入ACW，如果C无效，则输入ACW不影响输出ACW_buf，输出继续保持先前值；和一个相位累加器，其一个输入端与外部输入的系统采样时钟Fs相连，其另一个输入端接缓冲逻辑1的输出信号FCW_buf，它对FCW_buf进行累加，得到DDS调制系统输出信号的初始相位Facc；和一个调相加法器，其第一个输入端与外部输入采样时钟Fs相连，其第二个输入端与相位累加器的输出Facc相连，其第三个输入端与缓冲逻辑2的输出信号POW_buf相连，它将Facc和POW_buf相加，得到DDS调制系统输出信号的最终相位P；和一个相幅转化逻辑，其一个输入端与外部输入采样时钟Fs相连，其另一个输入端与调相加法器的输出P相连，它完成DDS调制系统输出信号的最终相位P到幅度的转化；和一个MUX选择开关，其第一个输入端与外部输入调制模式信号Mode相连，其第二个输入端与相位累加器的输出Facc相连，其第三个输入端与调相加法器的输出P相连，根据调制模式Mode选择输出Facc或P；和一个溢出自动检测逻辑，其输入端与MUX选择开关的输出St相连，进行溢出判断，产生溢出信号Fover；和一个DEMUX选择开关，其一个输入端与外部输入表征调制模式的信号Mode相连，其另一个输入端与溢出自动检测逻辑的输出Fover相连，它根据外部输入调制模式信号Mode，将溢出信号Fover输出到C端或D端；和一个调幅乘法器，其第一个输入端与外部输入采样时钟Fs相连，其第二个输入端与相幅 转化逻辑的输出Amp相连，其第三个输入端与缓冲逻辑3的输出ACW_buf相连，它对相幅转化逻辑的输出Amp进行幅度调制。