合成传输器和压实工具以测试基于扫描的集成电路的方法

摘要

本发明公开了合成传输器和压实工具以测试基于扫描的集成电路的方法，包括用于减少基于扫描集成电路中的ATE(自动测试设备)(202)的测试数据量和测试实施时间。基于扫描集成电路包含多路扫描链、每个扫描链包括连续连接的多个扫描单元。传输器(208)是连接至任意虚拟扫描控制器和任意扫描连接器的组合逻辑网络。虚拟扫描控制器控制传输器的操作。该系统传输存储进ATE(202)中的虚拟扫描图案并通过传输器产生传输扫描图案(219)以用于测试基于集成电路中的测试制造错误。该方法进一步用于重新排序在选择出的扫描链中的扫描单元，以产生传输扫描图案和虚拟扫描图案，并合成在基于扫描集成电路中的传输器和压实工具。

主权项

一种合成传输器和压实工具以测试基于扫描的集成电路的方法，所述基于扫描的集成电路包含多路扫描链，每个扫描链包括连续连接的多个扫描单元，扫描链输入连接至传输器并且扫描链输出连接至压实工具，所述方法包括步骤： a）将RTL级或者门级模拟的代表所述基于扫描的集成电路的HDL编码编译到时序电路模型中； b）建立对于所述传输器、所述压实工具、以及进行缝合的限制； c）依照规定于所述传输器之上的所述限制合成所述传输器； d）依照规定于所述压实工具之上的所述限制合成所述压实工具； e）依照规定用于缝合的所述限制在所述时序电路模型之上缝合所述传输器和所述压实工具；以及 f）产生在RTL或门级水平上模拟的合成HDL编码。