锁相环电路和使用锁相环来生成时钟信号的方法

摘要

本发明涉及一种锁相环电路和使用锁相环来生成时钟信号的方法。提供了锁相环（PLL）架构，例如具有单独的数字积分控制路径和模拟比例控制路径的混合PLL架构。可以使用电荷泵电路实现模拟比例控制路径，所述电荷泵电路包括与CMOS开关串联的电阻器以生成控制电流（例如，Up/Down控制电流），所述控制电流用于调整向数控振荡器施加的控制电压。可以使用一系列Σ-Δ调制器实现数字积分控制路径，所述Σ-Δ调制器以不同频率工作，以便沿着所述数字积分控制路径将较高位数据信号转换为较低位数据信号。可以实现单个相位-频率检测器以生成控制信号，所述控制信号分别控制所述模拟比例控制路径和所述数字积分控制路径。

主权项

一种锁相环PLL电路，包括：相位及频率检测器PFD，其比较参考时钟信号与第一反馈时钟信号以确定所述参考时钟信号和第一反馈时钟信号之间的相位差和频率差，生成指示所述参考时钟信号和第一反馈时钟信号之间的频率差的第一控制信号，并生成指示所述参考时钟信号和第一反馈时钟信号之间的相位差的第二控制信号；数控振荡器DCO，其生成具有目标频率的输出信号；数字积分控制路径，其响应从所述PFD输出的所述第一控制信号以生成第一DCO控制信号，以便将所述DCO的所述输出信号的频率调整到所述目标频率；模拟比例控制路径，其响应从所述PFD输出的所述第二控制信号以生成第二DCO控制信号，以便调整所述DCO的所述输出信号的相位；以及反馈电路，其用于根据来自所述DCO的所述输出信号而生成所述第一反馈时钟信号。