一种集成电路全芯片静电放电保护方法和电路

摘要

本发明是一种集成电路全芯片静电放电(ESD，Electro Static Discharge)保护方法。本方法的集成电路全芯片ESD结构中，在每一个信号IO单元中都增加一个电源-地的ESD放电通路，即全芯片中不仅包含电源IO单元中的静电放电通路102，还包含每个信号IO单元中的静电放电通路101，从而在全芯片中达到增加静电放电通路，缩短IO之间静电放电通路，减小IO之间的放电电阻，提升全芯片静电放电效率，从而实现全芯片ESD水平的提升。

主权项

一种集成电路全芯片静电放电保护方法，其特征在于，通过在多管脚大规模集成电路的每一个信号IO单元中都设计一个电源‑地的ESD放电通路，增加全芯片中静电放电通路，缩短了IO之间的静电放电通路，减小ESD放电电阻，降低ESD环路电压降，提升全芯片静电放电效率。